KR100859836B1 - Delay cell and voltage controlled oscillator using it - Google Patents
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Abstract
본 발명은 제어전압의 레벨에 따라 지연량을 조절하여 차동 입력신호를 출력하기 위한 차동 지연수단과, 주파수구간 선택신호에 응답하여 상기 차동 지연수단의 차동 출력단에 직류전류를 부가하기 위한 바이어스 전류원을 구비하는 지연 셀을 제공한다.The present invention provides a differential delay means for outputting a differential input signal by adjusting a delay amount according to a level of a control voltage, and a bias current source for adding a DC current to the differential output terminal of the differential delay means in response to a frequency section selection signal. It provides a delay cell provided.
Description
도 1은 일반적인 위상고정루프을 설명하기 위한 블록도.1 is a block diagram illustrating a general phase locked loop.
도 2는 도 1의 전압제어 발진기를 설명하기 위한 도면.FIG. 2 is a diagram for describing the voltage controlled oscillator of FIG. 1. FIG.
도 3은 다수의 지연 셀 중 어느 하나를 설명하기 위한 회로도.3 is a circuit diagram for explaining any one of a plurality of delay cells.
도 4는 도 1의 전압제어 발진기의 출력 주파수를 설명하기 위한 그래프.4 is a graph for explaining the output frequency of the voltage controlled oscillator of FIG.
도 5는 본 발명에 따른 지연 셀을 설명하기 위한 회로도.5 is a circuit diagram illustrating a delay cell according to the present invention.
도 6은 본 발명에 따른 전압제어 발진기의 출력 주파수를 설명하기 위한 그래프.Figure 6 is a graph for explaining the output frequency of the voltage controlled oscillator according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
500 : 차동 지연부 501 : 차동 입력부500: differential delay unit 501: differential input unit
503 : 제1 바이어스 전류원 505 : 차동 출력전류 제어부503: first bias current source 505: differential output current controller
520 : 제2 바이어스 전류원 520: second bias current source
521 : 제1 단위 바이어스 전류원 521A : 제1 직류전류 생성부521: first unit bias current source 521A: first DC current generator
521B : 제1 직류전류 전달부 521B: first DC current transfer unit
523 : 제2 단위 바이어스 전류원 523A : 제2 직류전류 생성부523: second unit bias current source 523A: second DC current generator
523B : 제2 직류전류 전달부523B: second DC current transfer unit
본 발명은 반도체 직접회로 설계 기술에 관한 것으로, 특히 입력된 신호가 출력되는데 소요되는 시간을 제어전압으로 조절하기 위한 지연 셀과 그를 이용한 전압제어 발진기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit design technology, and more particularly, to a delay cell for adjusting the time required to output an input signal to a control voltage and a voltage controlled oscillator using the same.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 경우 외부클럭을 입력받아 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하고 있다. 하지만, 외부클럭은 내부회로의 클럭/데이터 경로의 지연에 의한 클럭 스큐(clock skew)가 발생할 수 있으며, 이것을 보상해 주기 위하여 반도체 메모리 소자 내부에는 클럭 동기회로가 구비되어 있다. 이러한 클럭 동기회로에는 위상 고정 루프(PLL : Phase Locked Loop)와 지연 고정 루프(DLL : Delay Locked Loop)가 있으며, 반도체 메모리 소자는 클럭 동기회로에서 출력되는 내부클럭(CLK_INN)을 이용하여 외부 장치들과의 여러가지 신호 전송을 수행한다.In general, semiconductor memory devices including DDR SDRAM (Double Data Rate Synchronous DRAM) are used as a reference for adjusting various operation timings by receiving an external clock. However, in the external clock, a clock skew may occur due to a delay of a clock / data path of an internal circuit, and a clock synchronization circuit is provided inside the semiconductor memory device to compensate for this. The clock synchronizing circuit includes a phase locked loop (PLL) and a delay locked loop (DLL), and a semiconductor memory device uses an internal clock (CLK_INN) output from the clock synchronizing circuit to external devices. Perform various signal transmissions with
여기서, 외부클럭의 주파수와 내부클럭(CLK_INN)의 주파수가 서로 다른 경우에는 주파수 채배 기능이 있는 위상고정루프를 주로 사용하고, 외부클럭과 내부클 럭(CLK_INN)의 주파수가 동일한 경우에는 주로 지연고정루프를 사용한다. 기본적으로 위상고정루프와 지연고정루프의 구성은 서로 유사하며, 위상고정루프의 경우 내부클럭(CLK_INN)을 생성하는데 있어서 전압 제어 발진기(VCO : Voltage Controlled Oscillator)를 사용하고 지연 고정 루프의 경우 전압 제어 지연 라인(VCDL : Voltage Controlled Delay Line)을 사용한다는 점에서 구별될 수 있다.Here, when the frequency of the external clock and the internal clock (CLK_INN) are different from each other, a phase-locked loop with frequency shunting function is mainly used.If the frequency of the external clock and the internal clock (CLK_INN) is the same, the delay lock is mainly used. Use a loop. Basically, the phase locked loop and the delay locked loop are similar to each other. In the case of the phase locked loop, a voltage controlled oscillator (VCO) is used to generate the internal clock (CLK_INN). It can be distinguished in that it uses a voltage controlled delay line (VCDL).
도 1은 일반적인 위상고정루프을 설명하기 위한 블록도이다.1 is a block diagram illustrating a general phase locked loop.
도 1을 참조하면, 위상고정루프는 외부클럭에 대응하는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)을 비교하기 위한 위상비교기(100)와, 위상비교기(100)의 출력신호에 대응하는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성기(120)와, 제어전압(V_CTR)에 응답하여 그 제어전압(V_CTR)에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발진기(VCO, 140), 및 내부클럭(CLK_INN)을 분배하여 피드백클럭(CLK_FED)을 생성하기 위한 클럭분배기(160)를 구비한다. 그래서, 위상고정루프는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상차이 만큼에 대응하는 제어전압(V_CTR)을 생성하고, 그 제어전압(V_CTR)의 전압레벨에 대응하는 주파수를 가지는 출력신호를 생성하게 된다.Referring to FIG. 1, a phase locked loop includes a phase comparator 100 for comparing a reference clock CLK_REF and a feedback clock CLK_FED corresponding to an external clock, and a control voltage corresponding to an output signal of the phase comparator 100. A control voltage generator 120 for generating V_CTR and a voltage controlled oscillator VCO for generating an internal clock CLK_INN having a frequency corresponding to the control voltage V_CTR in response to the control voltage V_CTR. 140, and a clock divider 160 for distributing the internal clock CLK_INN to generate the feedback clock CLK_FED. Thus, the phase locked loop generates a control voltage V_CTR corresponding to the phase difference between the reference clock CLK_REF and the feedback clock CLK_FED, and outputs an output signal having a frequency corresponding to the voltage level of the control voltage V_CTR. Will generate
도 2는 도 1의 전압제어 발진기(140)를 설명하기 위한 도면이다.FIG. 2 is a diagram for describing the voltage controlled oscillator 140 of FIG. 1.
도 2를 참조하면, 전압제어 발진기(140)는 제어전압(V_CTR)과 바이어스 전압(V_BN)을 입력받는 체인(chain) 연결된 다수의 지연 셀(delay cell, 200, 220, 240, 260)을 구비한다. 여기서, 제1 내지 제4 지연 셀(200, 220, 240, 260) 각각은 제어전압(V_CTR)에 따라 입력신호가 출력되는데 소요되는 시간이 조절된다. 예컨 대, 제어전압(V_CTR)에 의해 각각의 지연 셀(200, 220, 240, 260)이 'tD' 만큼의 지연시간을 가진다고 가정하면, 제1 지연셀(200)에 입력되는 입력신호는 제2 지연 셀(220)과, 제3 지연 셀(240), 및 제4 지연 셀(260)를 거쳐 '4×tD' 만큼의 반주기를 가지는 출력신호가 된다. 그래서, 제어전압(V_CTR)에 따라 'tD'가 줄어들게 되면 고주파를 가지는 신호를 출력하게 되고, 'tD'가 늘어나게 되면 저주파를 가지는 신호를 출력하게 된다.Referring to FIG. 2, the voltage controlled oscillator 140 includes a plurality of delay cells 200, 220, 240, and 260 connected in a chain to receive a control voltage V_CTR and a bias voltage V_BN. do. Here, each of the first to fourth delay cells 200, 220, 240, and 260 has a time required for outputting an input signal according to the control voltage V_CTR. For example, assuming that each of the delay cells 200, 220, 240, and 260 has a delay time of 'tD' according to the control voltage V_CTR, the input signal input to the first delay cell 200 may be a first. Through the second delay cell 220, the third delay cell 240, and the fourth delay cell 260, an output signal having a half period of '4 x tD' is obtained. Therefore, when 'tD' decreases according to the control voltage V_CTR, a signal having a high frequency is output, and when 'tD' increases, a signal having a low frequency is output.
도 3은 다수의 지연 셀(200, 220, 240, 260) 중 어느 하나를 도시한 것으로 제1 내지 제4 지연 셀(200, 220, 240, 260)은 동일한 구성을 가지고 있다.3 illustrates any one of the plurality of delay cells 200, 220, 240, and 260, and the first to fourth delay cells 200, 220, 240, and 260 have the same configuration.
도 3을 참조하면, 지연 셀은 제어전압(V_CTR)에 따라 차동 입력신호(IN, /IN)가 차동 출력단(OUT, /OUT)으로 출력되는데 소요되는 시간이 결정된다. 예컨데, 'IN' 입력신호가 논리'하이'(high)이고 '/IN' 입력신호가 논리'로우'(low)라 가정하면, 차동 출력단(OUT, /OUT)의 제2 출력단(OUT)의 전압레벨은 제2 전류(I2)에 따라 예정된 전압레벨로 점점 높아지게 되고, 제1 전류(I1)는 접지전압단(VSS)으로 빠져나가 제1 출력단(/OUT)의 전압레벨은 점점 낮아지게 된다. 제1 및 제2 출력단(OUT, /OUT)의 전압레벨은 다음 단의 지연 셀에 전달되고, 이는 곧 하나의 지연 셀의 단위 지연 시간이 된다.Referring to FIG. 3, the delay cell determines the time required for the differential input signals IN and / IN to be output to the differential output terminals OUT and / OUT according to the control voltage V_CTR. For example, assuming that the 'IN' input signal is logic 'high' and the '/ IN' input signal is logic 'low', the second output terminal OUT of the differential output terminals OUT and / OUT The voltage level is gradually increased to a predetermined voltage level according to the second current I2, and the first current I1 is discharged to the ground voltage terminal VSS, and the voltage level of the first output terminal / OUT is gradually decreased. . The voltage levels of the first and second output terminals OUT and / OUT are transferred to the delay cells of the next stage, which is a unit delay time of one delay cell.
여기서, 제어전압(V_CTR)의 전압레벨이 낮아지게 되면 제1 및 제2 전류(I1, I2)의 양이 많아 지게 되어서 차동 입력신호(IN, /IN)가 지연되는 시간이 짧아진다. 반대로 제어전압(V_CTR)의 전압레벨이 높아지게 되면 제1 및 제2 전류(I1, I2)의 양이 적어지게 되어서 차동 입력신호(IN, /IN)가 지연되는 시간은 길어진다. 결 국, 제어전압(V_CTR)에 따라 지연 셀의 지연시간이 결정된다.In this case, when the voltage level of the control voltage V_CTR is lowered, the amount of the first and second currents I1 and I2 increases, thereby shortening the delay time of the differential input signals IN and / IN. On the contrary, when the voltage level of the control voltage V_CTR increases, the amount of the first and second currents I1 and I2 decreases, so that the time for delaying the differential input signals IN and / IN becomes long. As a result, the delay time of the delay cell is determined by the control voltage V_CTR.
도 4는 도 1의 전압제어 발진기(140)의 출력 주파수(FRQ_VCO)를 설명하기 위한 그래프이다.FIG. 4 is a graph for explaining an output frequency FRQ_VCO of the voltage controlled oscillator 140 of FIG. 1.
도 3과 도 4를 참조하면, 제어전압(V_CTR)의 전압레벨이 점점 높아질수록 제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 점점 턴 오프(turn off)되어 제1 및 제2 전류(I1, I2)는 점점 줄어들게 된다. 때문에, 전압제어 발진기(140)의 출력 주파수(FRQ_VCO)는 점점 최소 출력 주파수(FRQ_MIN) 쪽으로 이동하게 된다. 또한, 제어전압(V_CTR)의 전압레벨이 점점 낮아질수록 제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 점점 턴 온(turn on)되어 제1 및 제2 전류(I1, I2)는 점점 늘어나게 된다. 때문에, 전압제어 발진기(140)의 출력 주파수(FRQ_VCO)는 점점 최대 출력 주파수(FRQ_MAX) 쪽으로 이동하게 된다. 그래서, 제어전압(V_CTR)이 제1 및 제2 PMOS 트랜지스터(PM1, PM2)를 완전히 턴 오프시키면 출력 주파수(FRQ_VCO)는 최소 출력 주파수(FRQ_MIN)가 되고, 제어전압(V_CTR)이 제1 및 제2 PMOS 트랜지스터(PM1, PM2)을 완전히 턴 온시키면 출력 주파수(FRQ_VCO)는 최대 출력 주파수(FRQ_MAX)가 된다. 본 명세서에서는 제어전압(V_CTR)에 따른 출력 주파수(FRQ_VCO)의 변동폭을 전압제어 발진기(140)의 이득(gain)이라고 하고 'K_VCO'라 표시하기로 한다. [수학식 1]은 'V_VCO'를 정의한 것이다.Referring to FIGS. 3 and 4, as the voltage level of the control voltage V_CTR increases, the first and second PMOS transistors PM1 and PM2 gradually turn off, and thus, the first and second currents I1. , I2) gradually decreases. Therefore, the output frequency FRQ_VCO of the voltage controlled oscillator 140 gradually moves toward the minimum output frequency FRQ_MIN. In addition, as the voltage level of the control voltage V_CTR decreases gradually, the first and second PMOS transistors PM1 and PM2 are turned on, and the first and second currents I1 and I2 gradually increase. . Therefore, the output frequency FRQ_VCO of the voltage controlled oscillator 140 gradually moves toward the maximum output frequency FRQ_MAX. Thus, when the control voltage V_CTR completely turns off the first and second PMOS transistors PM1 and PM2, the output frequency FRQ_VCO becomes the minimum output frequency FRQ_MIN, and the control voltage V_CTR becomes the first and the second. 2 When the PMOS transistors PM1 and PM2 are completely turned on, the output frequency FRQ_VCO becomes the maximum output frequency FRQ_MAX. In the present specification, the variation of the output frequency FRQ_VCO according to the control voltage V_CTR is referred to as a gain of the voltage controlled oscillator 140 and denoted as 'K_VCO'. Equation 1 defines 'V_VCO'.
한편, 요즈음에는 점점 빠른 속도의 회로 동작을 요구하고 있으며, 이에 따라 전압제어 발진기(140)의 출력 주파수(FRQ_VCO) 역시 더 높은 최대 출력 주파수(FRQ_MAX)를 요구하고 있다. 하지만, 최대 출력 주파수(FRQ_MAX)를 높이게 되면 전압제어 발진기(140)의 이득(K_VCO)이 커지게 되어 전압제어 발진기(140)의 지터(jitter) 특성이 나빠지게 된다. 즉, 전압제어 발진기(140)의 최대 주파수(FRQ_VCO)를 높여 이득(K_VCO)을 크게 하면 전압제어 발진기(140)에서 출력할 수 있는 주파수 영역은 넓어지게 되지만, 제어전압(V_CTR)에 따른 주파수 변동폭은 커지게 된다. 결국, 제어전압(V_CTR)이 조금만 흔들리게 되면 전압제어 발진기(140)의 출력 주파수(FRQ_VCO)는 크게 변화하는 문제점이 발생하게 된다. 다시 말하면, 출력 주파수(FRQ_VCO)의 지터 특성이 나빠지는 결과를 초래하게 된다.On the other hand, these days, the circuit operation requires a higher speed. Accordingly, the output frequency FRQ_VCO of the voltage controlled oscillator 140 also requires a higher maximum output frequency FRQ_MAX. However, when the maximum output frequency FRQ_MAX is increased, the gain K_VCO of the voltage controlled oscillator 140 is increased, thereby deteriorating the jitter characteristic of the voltage controlled oscillator 140. That is, when the maximum frequency FRQ_VCO of the voltage controlled oscillator 140 is increased to increase the gain K_VCO, the frequency range that can be output from the voltage controlled oscillator 140 is widened, but the frequency variation range according to the control voltage V_CTR is increased. Becomes large. As a result, when the control voltage V_CTR is slightly shaken, the output frequency FRQ_VCO of the voltage controlled oscillator 140 may be greatly changed. In other words, the jitter characteristic of the output frequency FRQ_VCO becomes worse.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 전압제어 발진기에서 출력할 수 있는 주파수 영역을 넓게 가지고 갈 수 있는 전압제어 발진기를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a voltage controlled oscillator capable of taking a wide frequency range that can be output from a voltage controlled oscillator.
또한, 지터 특성이 개선된 보다 안정적인 출력 주파수를 보장할 수 있는 전압제어 발진기를 제공하는데 다른 목적이 있다.Another object is to provide a voltage controlled oscillator capable of ensuring a more stable output frequency with improved jitter characteristics.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제어전압의 레벨에 따라 지연량을 조절하여 차동 입력신호를 출력하기 위한 차동 지연수단; 및 주파수구간 선택신호에 응답하여 상기 차동 지연수단의 차동 출력단에 직류전류를 부가하기 위한 바이어스 전류원을 구비하는 지연 셀이 제공된다.According to an aspect of the present invention for achieving the above object, a differential delay means for outputting a differential input signal by adjusting the delay amount in accordance with the level of the control voltage; And a bias current source for adding a DC current to the differential output terminal of the differential delay means in response to the frequency section selection signal.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 차동 입력신호를 인가받기 위한 차동 입력수단; 상기 차동 입력수단에 바이어스 전류를 제공하기 위한 제1 바이어스 전류원; 제어전압의 레벨에 따라 차동 출력단과 상기 차동 입력수단에 흐르는 차동 출력전류를 제어하기 위한 차동 출력전류 제어수단; 및 주파수구간 선택신호에 응답하여 상기 차동 출력단에 직류전류를 부가하기 위한 제2 바이어스 전류원을 구비하는 지연 셀이 제공된다.According to another aspect of the present invention for achieving the above object, a differential input means for receiving a differential input signal; A first bias current source for providing a bias current to said differential input means; Differential output current control means for controlling the differential output current flowing through the differential output stage and the differential input means in accordance with the level of a control voltage; And a second bias current source for adding a DC current to the differential output stage in response to the frequency section selection signal.
상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따르면, 체인 연결된 다수의 지연 셀을 구비하는 전압제어 발진기에 있어서, 상기 지연 셀 중 적어도 어느 하나는, 차동 입력신호를 인가받기 위한 차동 입력수단; 상기 차동 입력수단에 바이어스 전류를 제공하기 위한 제1 바이어스 전류원; 제어전압의 레벨에 따라 차동 출력단과 상기 차동 입력수단에 흐르는 차동 출력전류를 변화하기 위한 차동 출력전류 제어수단; 및 주파수구간 선택신호에 응답하여 상기 차동 출력단에 직류전류를 부가하기 위한 제2 바이어스 전류원을 구비하는 전압제어 발진기가 제공된다. According to another aspect of the present invention for achieving the above object, in a voltage controlled oscillator having a plurality of chained delay cells, at least one of the delay cells, differential input means for receiving a differential input signal ; A first bias current source for providing a bias current to said differential input means; Differential output current control means for varying the differential output current flowing through the differential output stage and the differential input means in accordance with the level of a control voltage; And a second bias current source for adding a DC current to the differential output stage in response to the frequency section selection signal.
본 발명은 전압제어 발진기에서 출력하고자 하는 주파수 정보를 가지는 주파수구간 선택신호에 응답하여 차동 출력단에 예정된 레벨의 직류전류를 부가하는 바이어스 전류원을 추가하였다. 그래서, 전압제어 발진기의 출력 주파수는 넓은 주파 수 영역을 가질 수 있고, 또한, 이에 기인하여 나빠지는 지터 특성을 개선할 수 있다.The present invention adds a bias current source for adding a predetermined level of DC current to the differential output stage in response to a frequency section selection signal having frequency information to be output from a voltage controlled oscillator. Thus, the output frequency of the voltage controlled oscillator can have a wide frequency range and can also improve the jitter characteristic deteriorated thereby.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 5는 본 발명에 따른 지연 셀을 설명하기 위한 회로도이다. 도 2에서 설명한 바와 같이 전압제어 발진기(VCO)는 다수의 지연 셀로 구성되어 있으며, 설명의 편의를 위해 다수의 셀 중 어느 하나를 도시한 것이다.5 is a circuit diagram illustrating a delay cell according to the present invention. As described with reference to FIG. 2, the voltage controlled oscillator VCO is composed of a plurality of delay cells, and any one of the plurality of cells is illustrated for convenience of description.
도 5에는 제어전압(V_CTR)에 따라 차동 입력신호(IN, /IN)가 출력되는데 소요되는 시간을 조절하기 위한 차동 지연부(500)와, 주파수구간 선택신호(ENb)에 응답하여 출력단(OUT, /OUT)에 예정된 레벨의 직류전류(I3, I4)를 부가하기 위한 제2 바이어스 전류원(520)을 구비할 수 있다.5 shows a differential delay unit 500 for adjusting the time required for outputting the differential input signals IN and / IN according to the control voltage V_CTR, and an output terminal OUT in response to the frequency section selection signal ENb. , / OUT may be provided with a second bias current source 520 for adding a predetermined level of direct current (I3, I4).
여기서, 주파수구간 선택신호(ENb)는 전압제어 발진기에서 출력하고자 하는 주파수 정보를 가지는 신호로써, 모드 레지스터 셋(MRS : Mode Register Set)에서 출력이 가능하며, 퓨즈 셋(fuse set)을 프로그래밍(programming)하여 출력하는 것도 가능하다. 이 주파수구간 선택신호(ENb)에 대한 자세한 설명은 도 6에서 설명하기로 한다.Here, the frequency section selection signal ENb is a signal having frequency information to be output from the voltage controlled oscillator, which can be output in a mode register set (MRS), and programming a fuse set. Can also be output. A detailed description of the frequency section selection signal ENb will be described with reference to FIG. 6.
차동 지연부(500)는 차동 입력신호(IN, /IN)를 인가받는 차동 입력부(501)와, 차동 입력부(501)에 바이어스 전류를 제공하기 위한 제1 바이어스 전류 원(503), 및 제어전압(V_CTR)의 레벨에 따라 차동 출력단(OUT, /OUT)에 흐르는 전류(I1, I2)를 제어하기 위한 차동 출력전류 제어부(505)를 구비할 수 있다. The differential delay unit 500 includes a differential input unit 501 receiving the differential input signals IN and / IN, a first bias current source 503 for providing a bias current to the differential input unit 501, and a control voltage. A differential output current controller 505 may be provided to control the currents I1 and I2 flowing through the differential output terminals OUT and / OUT according to the level of V_CTR.
제2 바이어스 전류원(520)은 차동 출력단(OUT, /OUT) 중 제1 출력단(/OUT)에 직류전류인 제3 전류(I3)를 부가하기 위한 제1 단위 바이어스 전류원(521)과, 제2 출력단(OUT)에 직류전류인 제4 전류(I4)를 부가하기 위한 제2 단위 바이어스 전류원(523)이 도시되어 있다.The second bias current source 520 may include a first unit bias current source 521 for adding a third current I3, which is a direct current, to the first output terminal / OUT of the differential output terminals OUT and / OUT, and a second A second unit bias current source 523 is shown for adding a fourth current I4 that is a direct current to the output terminal OUT.
제1 단위 바이어스 전류원(521)은 제2 바이어스 전압(V_BP)에 응답하여 제3 전류(I3)를 생성하기 위한 제1 직류전류 생성부(521A)와, 주파수구간 선택신호(ENb)에 응답하여 제3 전류(I3)를 제1 출력단(/OUT)에 전달하기 위한 제1 직류전류 전달부(521B)를 구비할 수 있다. 여기서, 제1 직류전류 생성부(521A)는 전원전압단(VDD)과 제4 PMOS 트랜지스터(PM4) 사이에 소오스-드레인 연결되고 제2 바이어스 전압(V_BP)을 게이트 입력받는 제3 PMOS 트랜지스터(PM3)를 구비할 수 있고, 제1 직류전류 전달부(521B)는 제3 PMOS 트랜지스터(PM3)와 제1 출력단(/OUT) 사이에 소오스-드레인 연결되고 주파수구간 선택신호(ENb)를 게이트 입력받는 제4 PMOS 트랜지스터(PM4)를 구비할 수 있다.The first unit bias current source 521 is configured to generate a third current I3 in response to the second bias voltage V_BP, and in response to the frequency section selection signal ENb. A first DC current transfer unit 521B may be provided to transfer the third current I3 to the first output terminal / OUT. Here, the first DC current generator 521A is connected to the source-drain between the power supply voltage terminal VDD and the fourth PMOS transistor PM4 and gate-inputs the second bias voltage V_BP. The first DC current transfer unit 521B is source-drain connected between the third PMOS transistor PM3 and the first output terminal / OUT and gate-inputs a frequency section selection signal ENb. The fourth PMOS transistor PM4 may be provided.
또한, 제2 단위 바이어스 전류원(523)은 제2 바이어스 전압(V_BP)에 응답하여 제4 전류(I4)를 생성하기 위한 제2 직류전류 생성부(523A)와, 주파수구간 선택신호(ENb)에 응답하여 제4 전류(I4)를 제2 출력단(OUT)에 전달하기 위한 제2 직류전류 전달부(523B)를 구비할 수 있다. 여기서, 제2 직류전류 생성부(523A)는 전원전압단(VDD)과 제6 PMOS 트랜지스터(PM6) 사이에 소오스-드레인 연결되고 제2 바이 어스 전압(V_BP)을 게이트 입력받는 제5 PMOS 트랜지스터(PM5)를 구비할 수 있고, 제2 직류전류 전달부(523B)는 제5 PMOS 트랜지스터(PM5)와 제2 출력단(OUT) 사이에 소오스-드레인 연결되고 주파수구간 선택신호(ENb)를 게이트 입력받는 제6 PMOS 트랜지스터(PM6)를 구비할 수 있다.In addition, the second unit bias current source 523 is connected to the second DC current generator 523A for generating the fourth current I4 in response to the second bias voltage V_BP, and to the frequency section selection signal ENb. In response, the second DC current transfer unit 523B may be provided to transfer the fourth current I4 to the second output terminal OUT. Here, the second DC current generator 523A is connected to the source-drain between the power supply voltage terminal VDD and the sixth PMOS transistor PM6 and receives a gate input of the second bias voltage V_BP. PM5), and the second DC current transfer unit 523B is source-drain connected between the fifth PMOS transistor PM5 and the second output terminal OUT and receives a gate input of the frequency section selection signal ENb. The sixth PMOS transistor PM6 may be provided.
여기서, 제1 및 제2 바이어스 전압(V_BN, V_BP)은 일정한 전압레벨을 가지며 밴드갭 회로(도면에 미도시)에서 생성될 수 있다. 그리고, 본 발명에서는 회로 동작의 안정성을 보장하기 위하여 전원전압단(VDD)과 밴드갭 회로의 출력단 - 제2 바이어스 전압(V_BP)단 - 사이에 연결되는 커패시터(C)를 더 구비할 수 있다.Here, the first and second bias voltages V_BN and V_BP have a constant voltage level and may be generated in a bandgap circuit (not shown). In addition, the present invention may further include a capacitor (C) connected between the power supply voltage terminal (VDD) and the output terminal of the bandgap circuit-the second bias voltage (V_BP) terminal-in order to ensure the stability of the circuit operation.
이하, 설명의 편의를 위해 제2 출력단(OUT)을 기준으로 본 발명의 간단한 동작을 설명하기로 한다.Hereinafter, a simple operation of the present invention will be described with reference to the second output terminal OUT for convenience of description.
우선, 주파수구간 선택신호(ENb)가 논리'하이'이고, 'IN' 입력신호가 논리'하이'이며, '/IN' 입력신호가 논리'로우'인 경우를 살펴보면, 제2 출력단(OUT)은 제어전압(V_CTR)에 대응하는 제2 전류(I2)가 공급되어 전압레벨이 올라가게 된다. 제2 출력단(OUT)에 흐르는 제2 전류(I2)의 양이 많으면 많을수록 제2 출력단(OUT)이 예정된 전압레벨까지 올라가는 시간이 짧아 지게 되고, 제2 출력단(OUT)에 흐르는 제2 전류(I2)의 양이 적으면 적을수록 제2 출력단(OUT)이 예정된 전압레벨까지 올라가는 시간이 길어지게 된다. 설명의 편이를 위해 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 온 되는 경우에 차동 지연부(500)가 가지는 지연시간을 제1 지연시간이라고 정의하자.First, the frequency section selection signal ENb is logic 'high', the 'IN' input signal is logic 'high', and the '/ IN' input signal is logic 'low'. The second current I2 corresponding to the control voltage V_CTR is supplied to increase the voltage level. The greater the amount of the second current I2 flowing in the second output terminal OUT, the shorter the time for which the second output terminal OUT goes up to the predetermined voltage level, and the second current I2 flowing in the second output terminal OUT. The smaller the amount of) is, the longer the second output terminal OUT goes up to the predetermined voltage level. For convenience of description, the delay time of the differential delay unit 500 when the eighth PMOS transistor PM8 is completely turned on by the control voltage V_CTR is defined as a first delay time.
한편, 주파수구간 선택신호(ENb)가 논리'로우'이고, 입력신호(IN, /IN)는 동 일한 조건, 즉, 'IN' 입력신호가 논리'하이'이고, '/IN' 입력신호가 논리'로우'인 경우를 살펴보면, 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 오프되더라도 제2 출력단(OUT)에 예정된 레벨의 직류전류인 제4 전류(I4)가 흐르게 된다. 때문에, 차동 지연부(500)는 입력신호에 대해 제4 전류(I4)에 대응하는 만큼의 지연시간을 가지게 된다. 설명의 편이를 위해 제4 전류(I4)에 의한 지연시간을 제2 지연시간이라고 정의하자. On the other hand, the frequency range selection signal ENb is logic 'low', and the input signals IN and / IN have the same condition, that is, the input signal 'IN' is logic 'high' and the input signal '/ IN' is In the logic 'low' case, even if the eighth PMOS transistor PM8 is completely turned off by the control voltage V_CTR, the fourth current I4, which is a predetermined level of direct current, flows through the second output terminal OUT. . Therefore, the differential delay unit 500 has a delay time corresponding to the fourth current I4 with respect to the input signal. For convenience of explanation, the delay time due to the fourth current I4 is defined as the second delay time.
이러한 상황에서 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 점점 턴 온 되면, 제2 전류(I2)의 양이 늘어나게 된다. 그래서, 제2 출력단(OUT)은 제2 전류(I2)와 제4 전류(I4)의 양을 합한 전류에 대응하는 전류가 흐르게 된다. 결국, 차동 지연부(500)는 입력신호에 대해 제2 전류(I2)와 제4 전류(I4)에 대응하는 만큼의 지연시간을 가지게 된다. 설명의 편의를 위해 이 지연시간을 제3 지연시간이라고 정의하자.In this situation, when the eighth PMOS transistor PM8 is gradually turned on by the control voltage V_CTR, the amount of the second current I2 increases. Therefore, a current corresponding to the sum of the amounts of the second current I2 and the fourth current I4 flows through the second output terminal OUT. As a result, the differential delay unit 500 has a delay time corresponding to the second current I2 and the fourth current I4 with respect to the input signal. For convenience of explanation, this delay time is defined as a third delay time.
결국, 본 발명의 지연 셀은 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 오프 되는 경우에서부터 제8 PMOS 트랜지스터(PM8)가 완전히 턴 온 되는 경우의 제1 지연시간까지를 확보할 수 있다. 그리고, 제8 PMOS 트랜지스터(PM8)가 완전히 턴 오프 되고 주파수구간 선택신호(ENb)에 의해 부가되는 직류전류에 의한 제2 지연시간에서부터 제8 PMOS 트랜지스터(PM8)가 완전히 턴 온 되는 경우의 제3 지연시간까지를 확보할 수 있다. 이러한 동작을 통해 본 발명에 따른 지연 셀은 지터 특성이 좋아지고 넓은 출력 주파수(FRQ_VCO)를 보장해 줄 수 있다.As a result, the delay cell of the present invention secures the first delay time when the eighth PMOS transistor PM8 is completely turned off by the control voltage V_CTR to the first delay time when the eighth PMOS transistor PM8 is completely turned on. can do. And a third case in which the eighth PMOS transistor PM8 is completely turned on from the second delay time due to the DC current added by the eighth PMOS transistor PM8 to be completely turned off and added by the frequency section selection signal ENb. The delay time can be secured. Through this operation, the delay cell according to the present invention can improve jitter characteristics and ensure a wide output frequency (FRQ_VCO).
도 6은 본 발명에 따른 전압제어 발진기(VCO)의 출력 주파수(FRQ_VCO)를 설 명하기 위한 그래프이다. 여기서, 가로 축은 제어전압(V_CTR)이고 세로 축은 전압제어 발진기(VCO)의 출력 주파수(FRQ_VCO)이다. 6 is a graph illustrating the output frequency FRQ_VCO of the voltage controlled oscillator VCO according to the present invention. Here, the horizontal axis is the control voltage V_CTR and the vertical axis is the output frequency FRQ_VCO of the voltage controlled oscillator VCO.
도 5와 도 6을 참조하면, 주파수구간 선택신호가 논리'하이'(ENb=1)이고, 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 오프 되는 경우 최소 출력 주파수(FRQ_MIN)를 확보할 수 있다. 이어서, 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 온 되는 경우의 제1 지연시간으로 'FRQ_MAX1' 출력 주파수를 확보할 수 있다. 또한, 주파수구간 선택신호가 논리'로우'(ENb=0)이고, 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 오프 되는 경우의 제2 지연시간, 즉, 제4 전류(I4)에 의한 지연시간으로 'FRQ_DC' 출력 주파수를 확보할 수 있다. 이어서, 제어전압(V_CTR)에 의해 제8 PMOS 트랜지스터(PM8)가 완전히 턴 온 되는 경우의 제3 지연시간으로 최대 출력 주파수(FRQ_MAX2)를 확보할 수 있다.5 and 6, the minimum output frequency FRQ_MIN when the frequency section selection signal is logic 'high' (ENb = 1) and the eighth PMOS transistor PM8 is completely turned off by the control voltage V_CTR. ) Can be secured. Subsequently, the output frequency 'FRQ_MAX1' may be ensured as the first delay time when the eighth PMOS transistor PM8 is completely turned on by the control voltage V_CTR. Further, when the frequency section selection signal is logic 'low' (ENb = 0) and the eighth PMOS transistor PM8 is completely turned off by the control voltage V_CTR, the second delay time, that is, the fourth current ( The delay time by I4) can secure the 'FRQ_DC' output frequency. Subsequently, the maximum output frequency FRQ_MAX2 can be ensured as the third delay time when the eighth PMOS transistor PM8 is completely turned on by the control voltage V_CTR.
결국, 본 발명에 따른 전압제어 발진기는 주파수구간 선택신호(ENb)에 응답하여 최소 출력 주파수(FRQ_MIN)부터 'FRQ_MAX1' 출력 주파수까지의 제1 주파수구간에서 출력 주파수(FRQ_VCO)를 생성할 수 있고, 'FRQ_DC' 출력 주파수부터 최대 출력 주파수(FRQ_MAX2)까지의 제2 주파수구간에서 출력 주파수(FRQ_VCO)를 생성할 수 있다. 제1 주파수구간은 제2 주파수구간보다 낮은 주파수구간이며, 본 명세서에서는 안정적인 동작을 위해 마진(margin)을 두었다. 즉, 'FRQ_DC' 출력주파수를 'FRQ_MAX1' 출력주파수보다 낮게 설정하였다. 여기서, 'FRQ_DC' 출력 주파수는 전압제어 발진기가 출력할 수 있는 주파수구간을 연속적으로 하기 위한 값으로 설정 하는 것이 바람직하다. 그래서, 전압제어 발진기에서 출력하고자 하는 주파수가 제1 주파수구간에 있는 경우 주파수구간 선택신호(ENb)를 논리'하이'로 만들고, 출력하고자 하는 주파수가 제2 주파수구간에 있는 경우 주파수구간 선택신호(ENb)를 논리'로우'로 만들어서, 제1 및 제2 주파수구간 중 원하는 출력 주파수(FRQ_VCO)가 포함된 주파수구간을 선택할 수 있다.As a result, the voltage controlled oscillator according to the present invention may generate the output frequency FRQ_VCO in the first frequency section from the minimum output frequency FRQ_MIN to the 'FRQ_MAX1' output frequency in response to the frequency section selection signal ENb, The output frequency FRQ_VCO may be generated in a second frequency period from the 'FRQ_DC' output frequency to the maximum output frequency FRQ_MAX2. The first frequency section is a lower frequency section than the second frequency section, and a margin is set in this specification for stable operation. That is, the 'FRQ_DC' output frequency is set lower than the 'FRQ_MAX1' output frequency. Here, the 'FRQ_DC' output frequency is preferably set to a value for continuously setting the frequency range that the voltage controlled oscillator can output. Therefore, when the frequency to be output from the voltage controlled oscillator is in the first frequency section, the frequency section selection signal ENb is made logical 'high', and when the frequency to be output is in the second frequency section, the frequency section selection signal ( By making ENb) logic 'low', a frequency section including a desired output frequency FRQ_VCO may be selected among the first and second frequency sections.
[수학식 2]는 주파수구간 선택신호(ENb)가 논리'하이'인 경우의 전압제어 발진기의 제1 이득(V_VCO1)을 정의한 것이고, [수학식 3]은 주파수구간 선택신호가 논리'로우'인 경우의 전압제어 발진기의 제2 이득(V_VCO2)를 정의한 것이다.[Equation 2] defines the first gain V_VCO1 of the voltage controlled oscillator when the frequency section selection signal ENb is logic 'high', and [Equation 3] is the frequency section selection signal logic 'low'. In this case, the second gain V_VCO2 of the voltage controlled oscillator is defined.
다시 도 4와 도 6을 참조하면, 만약, 도 4의 최대 출력 주파수(FRQ_MAX)가 도 6의 최대 출력 주파수(FRQ_MAX2)와 동일한 주파수라면, 도 6의 지터 특성은 도 4의 지터 특성보다 개선되었다고 볼 수 있다. 또한, 도 4의 최대 출력 주파수(FRQ_MAX)가 도 6의 'FRQ_MAX1' 출력 주파수와 동일한 주파수라면, 도 6의 최대 출력 주파수(FRQ_MAX2)는 도 4의 최대 출력 주파수(FRQ_MAX)보다 출력할 수 있는 주파수가 더 넓어졌다고 볼 수 있다.Referring back to FIGS. 4 and 6, if the maximum output frequency FRQ_MAX of FIG. 4 is the same frequency as the maximum output frequency FRQ_MAX2 of FIG. 6, the jitter characteristic of FIG. 6 is improved from the jitter characteristic of FIG. 4. can see. In addition, if the maximum output frequency FRQ_MAX of FIG. 4 is the same frequency as the 'FRQ_MAX1' output frequency of FIG. 6, the maximum output frequency FRQ_MAX2 of FIG. 6 may be output than the maximum output frequency FRQ_MAX of FIG. 4. Can be seen to be wider.
상술한 바와 같이, 본 발명에 따른 전압제어 발진기는 출력하고자 하는 주파수를 제1 주파수구간 또는 제2 주파수구간에 포함하는 출력 주파수(FRQ_VCO)로 선택하여 출력하는 것이 가능하다. 때문에, 전압제어 발진기의 출력 주파수(FRQ_VCO)는 넓은 주파수 영역을 가질 수 있고, 또한, 이에 기인하여 나빠지는 지터 특성을 개선할 수 있다.As described above, the voltage controlled oscillator according to the present invention may select and output the frequency to be output as the output frequency FRQ_VCO included in the first frequency section or the second frequency section. Therefore, the output frequency FRQ_VCO of the voltage controlled oscillator can have a wide frequency range, and can also improve the jitter characteristic deteriorated thereby.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예를 들면, 전술한 실시예에서는 위상고정루프(PLL)의 전압제어 발진기(VCO)의 지연 셀의 경우를 일예로 들어 설명하였으나, 본 발명은 지연고정루프(DLL)의 전압제어 지연라인(VCDL)의 지연 셀의 경우에도 적용할 수 있다. 또한, 전술한 실시예에서는 주파수구간을 두 개로 나눈 경우를 일예로 들어 설명하였으나, 본 발명은 주파수구간을 그 이상으로 나누어 최대 출력 주파수를 높여주는 경우에도 적용할 수 있으며, 지터 특성을 개선하는 경우에도 적용할 수 있다. 또한, 도 2와 같은 4개의 지연 셀 중 어느 하나의 지연 셀에만 적용하는 것도 가능하다.For example, in the above-described embodiment, the delay cell of the voltage controlled oscillator VCO of the phase locked loop PLL has been described as an example. However, the present invention provides the voltage control delay line VCDL of the delay locked loop DLL. The same may be applied to the case of delay cells. In addition, in the above-described embodiment, the case in which the frequency section is divided into two has been described as an example. However, the present invention may be applied to the case in which the maximum output frequency is increased by dividing the frequency section into more than one, and the jitter characteristic is improved. Applicable to In addition, it is also possible to apply only to any one of the four delay cells as shown in FIG.
상술한 본 발명은 지터 특성이 개선된 넓은 영역의 주파수를 확보할 수 있어 서, 고주파로 동작하는 회로에 보다 안정적인 내부 클럭을 생성 및 제공할 수 있는 효과를 얻을 수 있다.As described above, the present invention can secure a wide range of frequencies with improved jitter characteristics, thereby obtaining an effect of generating and providing a more stable internal clock in a circuit operating at a high frequency.
Claims (22)
제어전압의 레벨에 따라 지연량을 조절하여 차동 입력신호를 출력하기 위한 차동 지연수단; 및Differential delay means for outputting a differential input signal by adjusting a delay amount according to a level of a control voltage; And 주파수구간 선택신호에 응답하여 상기 차동 지연수단의 차동 출력단에 직류전류를 부가하기 위한 바이어스 전류원A bias current source for adding a DC current to the differential output terminal of the differential delay means in response to the frequency section selection signal. 을 구비하는 지연 셀.A delay cell comprising: a. 제1항에 있어서,The method of claim 1, 상기 바이어스 전류원은 바이어스 전압에 응답하여 상기 직류전류를 생성하는 것을 특징으로 하는 지연 셀.And the bias current source generates the direct current in response to a bias voltage. 제2항에 있어서,The method of claim 2, 상기 바이어스 전압을 생성하기 위한 밴드갭 회로를 더 구비하는 것을 특징으로 하는 지연 셀.And a bandgap circuit for generating said bias voltage. 제3항에 있어서,The method of claim 3, 상기 차동 지연수단의 전원전압단과 상기 밴드갭 회로의 출력단 사이에 연결된 커패시터를 더 구비하는 것을 특징으로 하는 지연 셀.And a capacitor connected between a power supply voltage terminal of the differential delay means and an output terminal of the bandgap circuit. 제1항에 있어서,The method of claim 1, 상기 주파수구간 선택신호는 모드 레지스터 셋에서 출력되는 것을 특징으로 하는 지연 셀.And the frequency section selection signal is output from a mode register set. 제1항에 있어서,The method of claim 1, 상기 주파수구간 선택신호는 퓨즈 셋을 프로그래밍하여 출력되는 것을 특징으로 하는 지연 셀.And the frequency section selection signal is output by programming a fuse set. 차동 입력신호를 인가받기 위한 차동 입력수단;Differential input means for receiving a differential input signal; 상기 차동 입력수단에 바이어스 전류를 제공하기 위한 제1 바이어스 전류원;A first bias current source for providing a bias current to said differential input means; 제어전압의 레벨에 따라 차동 출력단과 상기 차동 입력수단에 흐르는 차동 출력전류를 제어하기 위한 차동 출력전류 제어수단; 및Differential output current control means for controlling the differential output current flowing through the differential output stage and the differential input means in accordance with the level of a control voltage; And 주파수구간 선택신호에 응답하여 상기 차동 출력단에 직류전류를 부가하기 위한 제2 바이어스 전류원A second bias current source for adding a DC current to the differential output terminal in response to a frequency section selection signal; 을 구비하는 지연 셀.A delay cell comprising: a. 제7항에 있어서,The method of claim 7, wherein 상기 제2 바이어스 전류원은,The second bias current source is 상기 차동 출력단의 제1 출력단에 상기 직류전류를 부가하기 위한 제1 단위 바이어스 전류원과,A first unit bias current source for adding the DC current to the first output terminal of the differential output terminal; 상기 차동 출력단의 제2 출력단에 상기 직류전류를 부가하기 위한 제2 단위 바이어스 전류원을 구비하는 것을 특징으로 하는 지연 셀.And a second unit bias current source for adding the DC current to a second output terminal of the differential output terminal. 제8항에 있어서,The method of claim 8, 상기 제1 단위 바이어스 전류원은,The first unit bias current source, 바이어스 전압에 응답하여 상기 직류전류를 생성하기 위한 제1 직류전류 생성부와,A first direct current generator for generating the direct current in response to a bias voltage; 상기 주파수구간 선택신호에 응답하여 상기 직류전류를 상기 제1 출력단에 전달하기 위한 제1 직류전류 전달부를 구비하는 것을 특징으로 하는 지연 셀.And a first DC current transfer unit configured to transfer the DC current to the first output terminal in response to the frequency section selection signal. 제9항에 있어서,The method of claim 9, 상기 제1 직류전류 생성부는,The first DC current generating unit, 전원전압단과 상기 제1 직류전류 전달부 사이에 소오스-드레인 연결되고 상기 바이어스 전압을 게이트 입력받는 제1 MOS 트랜지스터인 것을 특징으로 하는 지연 셀.And a first MOS transistor having a source-drain connected between a power supply voltage terminal and the first DC current transfer unit and gate-input the bias voltage. 제9항에 있어서,The method of claim 9, 상기 제1 직류전류 전달부는,The first DC current transfer unit, 상기 제1 직류전류 생성부와 상기 제1 출력단 사이에 소오스-드레인 연결되고 상기 주파수구간 선택신호를 게이트 입력받는 제2 MOS 트랜지스터인 것을 특징으로 하는 지연 셀.And a second MOS transistor having a source-drain connection between the first DC current generator and the first output terminal and gate-input the frequency section selection signal. 제8항에 있어서,The method of claim 8, 상기 제2 단위 바이어스 전류원은,The second unit bias current source, 바이어스 전압에 응답하여 상기 직류전류를 생성하기 위한 제2 직류전류 생성부와,A second DC current generator for generating the DC current in response to a bias voltage; 상기 주파수구간 선택신호에 응답하여 상기 직류전류를 상기 제2 출력단에 전달하기 위한 제2 직류전류 전달부를 구비하는 것을 특징으로 하는 지연 셀.And a second DC current transfer unit configured to transfer the DC current to the second output terminal in response to the frequency section selection signal. 제12항에 있어서,The method of claim 12, 상기 제2 직류전류 생성부는,The second DC current generator, 전원전압단과 상기 제2 직류전류 전달부 사이에 소오스-드레인 연결되고 상기 바이어스 전압을 게이트 입력받는 제3 MOS 트랜지스터인 것을 특징으로 하는 지연 셀.And a third MOS transistor having a source-drain connected between a power supply voltage terminal and the second DC current transfer unit and gate-input the bias voltage. 제12항에 있어서,The method of claim 12, 상기 제2 직류전류 전달부는,The second DC current transfer unit, 상기 제2 직류전류 생성부와 상기 제2 출력단 사이에 소오스-드레인 연결되고 상기 주파수구간 선택신호를 게이트 입력받는 제4 MOS 트랜지스터인 것을 특징으로 하는 지연 셀.And a fourth MOS transistor having a source-drain connected between the second DC current generating unit and the second output terminal and receiving a gate input of the frequency section selection signal. 제9항 또는 제12항에 있어서,The method of claim 9 or 12, 상기 바이어스 전압을 생성하기 위한 밴드갭 회로를 더 구비하는 것을 특징으로 하는 지연 셀.And a bandgap circuit for generating said bias voltage. 제15항에 있어서,The method of claim 15, 전원전압단과 상기 밴드갭 회로의 출력단 사이에 연결된 커패시터를 더 구비하는 것을 특징으로 하는 지연 셀.And a capacitor connected between a power supply voltage terminal and an output terminal of the bandgap circuit. 제7항에 있어서,The method of claim 7, wherein 상기 주파수구간 선택신호는 모드 레지스터 셋에서 출력되는 것을 특징으로 하는 지연 셀.And the frequency section selection signal is output from a mode register set. 제7항에 있어서,The method of claim 7, wherein 상기 주파수구간 선택신호는 퓨즈 셋을 프로그래밍하여 출력되는 것을 특징으로 하는 지연 셀.And the frequency section selection signal is output by programming a fuse set. 체인 연결된 다수의 지연 셀을 구비하는 전압제어 발진기에 있어서,In a voltage controlled oscillator having a plurality of delay cells chained together, 상기 지연 셀 중 적어도 어느 하나는,At least one of the delay cells, 차동 입력신호를 인가받기 위한 차동 입력수단;Differential input means for receiving a differential input signal; 상기 차동 입력수단에 바이어스 전류를 제공하기 위한 제1 바이어스 전류원;A first bias current source for providing a bias current to said differential input means; 제어전압의 레벨에 따라 차동 출력단과 상기 차동 입력수단에 흐르는 차동 출력전류를 변화하기 위한 차동 출력전류 제어수단; 및Differential output current control means for varying the differential output current flowing through the differential output stage and the differential input means in accordance with the level of a control voltage; And 주파수구간 선택신호에 응답하여 상기 차동 출력단에 예정된 레벨의 직류전류를 부가하기 위한 제2 바이어스 전류원A second bias current source for adding a predetermined level of direct current to the differential output terminal in response to the frequency section selection signal; 을 구비하는 전압제어 발진기. Voltage controlled oscillator having a. 제19항에 있어서,The method of claim 19, 상기 전압제어 발진기의 출력신호는 상기 주파수구간 선택신호에 응답하여 제1 및 제2 주파수구간에서 동작하는 것을 특징으로 하는 전압제어 발진기.And the output signal of the voltage controlled oscillator operates in the first and second frequency sections in response to the frequency section selection signal. 제20항에 있어서,The method of claim 20, 상기 제1 주파수구간은 상기 제2 주파수구간보다 낮은 주파수구간인 것을 특징으로 하는 전압제어 발진기.And the first frequency section is a frequency section lower than the second frequency section. 제20항에 있어서,The method of claim 20, 상기 제1 및 제2 주파수구간으로 이루어진 제3 주파수구간은 연속인 것을 특징으로 하는 전압제어 발진기.And a third frequency section consisting of the first and second frequency sections is continuous.
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Cited By (1)
* Cited by examiner, † Cited by third party| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110070898A (en) * | 2018-01-24 | 2019-07-30 | 长鑫存储技术有限公司 | A kind of differential delay circuit, voltage controlled delay line tuning circuit and chip |
Citations (5)
* Cited by examiner, † Cited by third party| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792768A (en) * | 1987-11-06 | 1988-12-20 | Hewlett-Packard Company | Fast frequency settling signal generator utilizing a frequency locked-loop |
| KR980011459A (en) * | 1996-07-23 | 1998-04-30 | 김광호 | How to generate internal clock of synchronous DRAM |
| KR20010035839A (en) * | 1999-10-04 | 2001-05-07 | 윤종용 | Semiconductor memory device having DLL circuit |
| KR20050039247A (en) * | 2003-10-24 | 2005-04-29 | 삼성전자주식회사 | Delay locked loop having jitter suppress circuit |
| KR20050113969A (en) * | 2004-05-31 | 2005-12-05 | 삼성전자주식회사 | Delay cell tolerant of power noise |
-
2007
- 2007-03-31 KR KR1020070032086A patent/KR100859836B1/en not_active IP Right Cessation
Patent Citations (5)
* Cited by examiner, † Cited by third party| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792768A (en) * | 1987-11-06 | 1988-12-20 | Hewlett-Packard Company | Fast frequency settling signal generator utilizing a frequency locked-loop |
| KR980011459A (en) * | 1996-07-23 | 1998-04-30 | 김광호 | How to generate internal clock of synchronous DRAM |
| KR20010035839A (en) * | 1999-10-04 | 2001-05-07 | 윤종용 | Semiconductor memory device having DLL circuit |
| KR20050039247A (en) * | 2003-10-24 | 2005-04-29 | 삼성전자주식회사 | Delay locked loop having jitter suppress circuit |
| KR20050113969A (en) * | 2004-05-31 | 2005-12-05 | 삼성전자주식회사 | Delay cell tolerant of power noise |
Cited By (1)
* Cited by examiner, † Cited by third party| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110070898A (en) * | 2018-01-24 | 2019-07-30 | 长鑫存储技术有限公司 | A kind of differential delay circuit, voltage controlled delay line tuning circuit and chip |
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