KR102039431B1 - Semiconductor memory device and method of operating the same - Google Patents

반도체 메모리 장치는 제1 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들과 제1 비트라인 연결신호에 따라 연결되는 메모리 스트링들과, 제2 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들과 제2 비트라인 연결신호에 따라 연결되는 메모리 스트링들을 포함하는 메모리 블록과, 제1 비트라인 그룹의 비트라인들과 연결되는 읽기/쓰기 회로, 및 제1 비트라인 그룹의 비트라인들과 제2 비트라인 그룹의 비트라인들을 각각 연결하기 위한 배선들을 포함한다. The semiconductor memory device may include bit lines included in the first bit line group and sequentially arranged, memory strings connected according to the first bit line connection signal, and bit lines included in the second bit line group and sequentially arranged. And a memory block including memory strings connected according to the second bit line connection signal, a read / write circuit connected to bit lines of the first bit line group, and bit lines and second of the first bit line group. Wires for connecting the bit lines of the bit line group, respectively.

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}Semiconductor memory device and method of operation thereof {Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로 메모리 셀을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
The present invention relates to a semiconductor memory device and a method of operating the same, and to a semiconductor memory device including a memory cell and a method of operating the same.

반도체 메모리 장치의 컬럼 수(예, 비트라인들의 수)가 증가하면, 비트라인들과 연결되어 메모리 셀들이 읽기 동작이나 쓰기 동작을 수행하는 페이지 버퍼를 포함하는 페이지 버퍼 그룹의 전체 사이즈가 커지고 페이지 버퍼 그룹이 차지하는 면적이 증가한다. As the number of columns (eg, the number of bit lines) of the semiconductor memory device increases, the total size of the page buffer group including the page buffer connected to the bit lines and the memory cells performing read or write operations increases and the page buffer is increased. The area occupied by the group increases.

이븐 비트라인과 오드 비트라인을 포함하는 한 쌍의 비트라인마다 페이지 버퍼를 연결하는 경우 오드 비트라인과 연결된 메모리 셀들의 쓰기 동작 시 이븐 비트라인에 연결된 메모리 셀들의 문턱전압이 간섭 현상에 의해 높아질 수 있다. When the page buffer is connected to each pair of bit lines including the even bit line and the odd bit line, the threshold voltage of the memory cells connected to the even bit line may be increased due to interference during the write operation of the memory cells connected to the odd bit line. have.

이 때문에 모든 비트라인에 연결된 메모리 셀들의 읽기 동작과 쓰기 동작을 동시에 실시하는 ALB(All Bit Line) 방식이 적용되고 있는데, 이를 위해서는 비트라인들마다 페이지 버퍼가 연결되어야 하므로, 앞서 설명한 바와 같이 페이지 버퍼 그룹이 차지하는 면적이 증가하게 된다.
For this reason, the ALB (All Bit Line) method, which simultaneously reads and writes memory cells connected to all bit lines, is applied. To this end, a page buffer must be connected to each bit line. The area occupied by the group will increase.

본 발명의 실시예는 메모리 셀들의 동작에 필요한 회로들이 차지하는 면적을 줄이고 동작 특성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
Embodiments of the present invention provide a semiconductor memory device and a method of operating the same, which can reduce an area occupied by circuits necessary for operating memory cells and improve operating characteristics thereof.

본 발명의 실시예에 따른 반도체 메모리 장치는 제1 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들과 제1 비트라인 연결신호에 따라 연결되는 메모리 스트링들과, 제2 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들과 제2 비트라인 연결신호에 따라 연결되는 메모리 스트링들을 포함하는 메모리 블록과, 제1 비트라인 그룹의 비트라인들과 연결되는 읽기/쓰기 회로, 및 제1 비트라인 그룹의 비트라인들과 제2 비트라인 그룹의 비트라인들을 각각 연결하기 위한 배선들을 포함한다.
In an embodiment, a semiconductor memory device includes memory strings included in a first bit line group and sequentially connected to each other according to a plurality of bit lines and a first bit line connection signal, and a second bit line group. A memory block including memory strings connected according to sequentially arranged bit lines and a second bit line connection signal, a read / write circuit connected to bit lines of a first bit line group, and a first bit line group Wires for connecting the bit lines of the bit lines and the bit lines of the second bit line group.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 순차적으로 배열된 비트라인들을 포함하는 제1 비트라인 그룹과, 순차적으로 배열된 비트라인들을 포함하는 제2 비트라인 그룹과, 제1 비트라인 그룹의 비트라인들과 제2 비트라인 그룹의 비트라인들을 각각 연결시키는 배선들, 및 제1 비트라인 연결 신호에 따라 제1 비트라인 그룹의 비트라인들에 연결되는 메모리 셀들과, 제2 비트라인 연결 신호에 따라 제2 비트라인 그룹의 비트라인들에 연결되는 메모리 셀들을 포함하는 메모리 블록을 포함한다.
In another embodiment, a semiconductor memory device includes a first bit line group including sequentially arranged bit lines, a second bit line group including sequentially arranged bit lines, and a first bit line group. Wiring lines connecting the bit lines and the bit lines of the second bit line group, memory cells connected to the bit lines of the first bit line group according to the first bit line connection signal, and the second bit line connection signal. The memory block may include a memory block including memory cells connected to bit lines of the second bit line group.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 워드라인에 연결된 메모리 셀들 중 일부 메모리 셀들이 제1 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들을 통해 읽기/쓰기 회로와 연결되는 단계와, 일부 메모리 셀들의 읽기 동작 또는 쓰기 동작이 실시되는 단계와, 메모리 셀들 중 나머지 메모리 셀들이 제2 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들과 제1 비트라인 그룹의 비트라인들을 통해 읽기/쓰기 회로와 연결되는 단계, 및 나머지 메모리 셀들의 읽기 동작 또는 쓰기 동작이 실시되는 단계를 포함한다.
A method of operating a semiconductor memory device according to an embodiment of the present invention includes the steps of connecting some of the memory cells of the memory cells connected to the selected word line to the read / write circuit through the bit lines included in the first bit line group and sequentially arranged. Performing a read operation or a write operation of some memory cells, and through the bit lines of the first bit line group and the bit lines in which the remaining memory cells of the memory cells are included in the second bit line group and sequentially arranged; And connecting to a read / write circuit and performing a read operation or a write operation on the remaining memory cells.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 워드라인에 연결된 메모리 셀들 중 순차적으로 배열된 첫 번째부터 k번째 메모리 셀들의 읽기 동작 또는 쓰기 동작이 실시되는 단계, 및 메모리 셀들 중 순차적으로 배열된 k+1 번째부터 마지막 번째 메모리 셀들의 읽기 동작 또는 쓰기 동작이 실시되는 단계를 포함한다.
According to another aspect of the present invention, there is provided a method of operating a semiconductor memory device, in which a read operation or a write operation of first to kth memory cells sequentially arranged among memory cells connected to a selected word line is performed, and sequentially among memory cells. A read operation or a write operation of the k + 1 th to the last memory cells arranged as is performed.

본 발명의 실시예는 메모리 셀들의 동작에 필요한 회로들이 차지하는 면적을 줄이고 동작 특성을 향상시킬 수 있다.
Embodiments of the present invention can reduce the area occupied by circuits required for the operation of memory cells and improve operating characteristics.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.1 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating the memory block shown in FIG. 1.
3 is a flowchart illustrating a method of operating a semiconductor memory device according to an embodiment of the present invention.
4 is a block diagram schematically illustrating a memory system according to an exemplary embodiment of the present invention.
5 is a block diagram schematically illustrating a fusion memory device or a fusion memory system performing a program operation according to various embodiments described above.
6 is a block diagram schematically illustrating a computing system including a flash memory device according to an exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 1 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 장치는 메모리 어레이(110)와 주변 회로(120~160)를 포함한다. 주변 회로는 제어 회로(120)와 동작 회로(130~160)를 포함한다. 플래시 메모리 장치의 경우, 동작 회로는 메모리 셀들의 읽기 동작, 쓰기 동작을 위한 프로그램 루프(프로그램 동작 및 프로그램 검증 동작) 및 소거 루프(소거 동작 및 소거 검증 동작)를 수행하도록 구성되며, 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 선택 회로(150) 및 입출력 회로(160)를 포함할 수 있다. 제어 회로(120)는 동작 회로(130~160)의 소거 동작, 프로그램 루프 및 소거 루프를 제어한다. Referring to FIG. 1, a semiconductor device includes a memory array 110 and peripheral circuits 120 to 160. The peripheral circuit includes a control circuit 120 and operation circuits 130 to 160. In the case of a flash memory device, an operation circuit is configured to perform a read operation, a program loop (a program operation and a program verify operation) and an erase loop (an erase operation and an erase verify operation) for memory cells, and a voltage supply circuit ( 130, the page buffer group 140, the column selection circuit 150, and the input / output circuit 160. The control circuit 120 controls the erase operation, the program loop, and the erase loop of the operation circuits 130 to 160.

메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록(110MB)은 다수의 메모리 스트링들을 포함할 수 있다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다. The memory array 110 includes a plurality of memory blocks 110MB. Each memory block 110MB may include a plurality of memory strings. The structure of the memory block 110MB is as follows.

도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다. FIG. 2 is a circuit diagram illustrating the memory block shown in FIG. 1.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLa0~BLak, BLb0~BLbk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 스트링들(STa, STb)을 포함한다. 즉, 메모리 스트링들(STa, STb)은 대응하는 비트 라인들(BLa0~BLak, BLb0~BLbk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 메모리 스트링(STa, STb)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0~Cn)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLa0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C0~Cn)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0~Cn)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 2, each memory block includes a plurality of memory strings STa and STb connected between bit lines BLa0 to BLak and BLb0 to BLbk and a common source line CSL. That is, the memory strings STa and STb are respectively connected to the corresponding bit lines BLa0 to BLak and BLb0 to BLbk and commonly connected to the common source line CSL. Each of the memory strings STa and STb includes a source select transistor SST having a source connected to a common source line CSL, a cell string having a plurality of memory cells C0 to Cn connected in series, and a bit line having a drain. And a drain select transistor DST connected to BLa0. Memory cells C0 to Cn included in the cell string are connected in series between the select transistors SST and DST. The gate of the source select transistor SST is connected to the source select line SSL, the gates of the memory cells C0 to Cn are respectively connected to the word lines WL0 to WLn, and the gate of the drain select transistor DST. Is connected to the drain select line DSL.

여기서, 드레인 셀렉트 트랜지스터들(DST)은 비트라인 연결 신호와 같은 드레인 셀렉트 전압(예, Vdsl1)에 따라 메모리 스트링들(STa, STa)과 비트라인들(BLa0~BLak, BLb0~BLbk)의 연결 또는 차단을 제어하는 선택 트랜지스터의 기능을 수행하며, 소스 셀렉트 트랜지스터(SST)는 소스 연결 신호와 같은 소스 셀렉트 전압(Vssl)에 따라 셀 스트링(C0~Cn)과 공통 소스 라인(CSL)의 연결 또는 차단을 제어하는 선택 트랜지스터의 기능을 수행한다.Here, the drain select transistors DST are connected to the memory strings STa and STa and the bit lines BLa0 to BLak and BLb0 to BLbk according to a drain select voltage (eg, Vdsl1) such as a bit line connection signal. The source select transistor SST connects or disconnects the cell strings C0 to Cn and the common source line CSL according to a source select voltage Vssl such as a source connection signal. It performs the function of the selection transistor to control.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들이 하나의 물리적 페이지(PAGE)를 구성한다. 특히, 본 발명에서는 워드라인(WL0)에 연결된 메모리 셀들 중 일부 메모리 셀들이 하나의 페이지(PAGEa)를 구성하고 나머지 메모리 셀들이 다른 페이지(PAGEb)를 구성할 수 있다. 예로써, 워드라인(WL0)에 연결된 메모리 셀들 중 첫 번째부터 k번째 메모리 셀들이 페이지(PAGEa)를 구성하고, k+1번째부터 마지막 번째 메모리 셀들이 페이지(PAGEb)를 구성할 수 있다. 따라서, 페이지들(PAGEa, PAGEb)에 포함된 메모리 셀들은 각각 순차적으로 배열된다. 즉, 메모리 스트링들(STa)이 순차적으로 배열되고, 메모리 스트링들(STb)이 메모리 스트링들(STb)에 이어서 순차적으로 배열된다. 여기서, 페이지(PAGEa)에 포함된 메모리 셀들은 제1 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들(BLa0~BLak)과 연결되고, 페이지(PAGEb)에 포함된 메모리 셀들은 제2 비트라인 그룹에 포함되고 순차적으로 배열된 비트라인들(BLb0~BLbk)과 연결될 수 있다. 이러한 페이지는 프로그램 루프 또는 리드 동작의 기본 단위가 된다. In the NAND flash memory device, memory cells included in a memory cell block may be divided into physical page units or logical page units. For example, memory cells connected to one word line (eg, WL0) constitute one physical page PAGE. In particular, in the present invention, some of the memory cells connected to the word line WL0 may constitute one page PAGEa and the remaining memory cells may constitute another page PAGEb. For example, the first to k th memory cells of the memory cells connected to the word line WL0 may constitute the page PAGEa, and the k + 1 th to the last memory cells may constitute the page PAGEb. Therefore, the memory cells included in the pages PAGEa and PAGEb are each sequentially arranged. That is, the memory strings STa are sequentially arranged, and the memory strings STb are sequentially arranged after the memory strings STb. Here, the memory cells included in the page PAGEa are connected to the bit lines BLa0 to BLak included in the first bit line group and sequentially arranged, and the memory cells included in the page PAGEb are the second bit line. It may be connected to the bit lines BLb0 to BLbk included in the group and sequentially arranged. These pages become the basic unit of program loop or read operation.

특히, 페이지(PAGEa)에 포함되는 메모리 셀들은 제1 비트라인 연결 신호(Vdsl1)에 따라 비트라인들(BLa0~BLak)과 연결되고, 페이지(PAGEb)에 포함되는 메모리 셀들은 제2 비트라인 연결 신호(Vdsl2)에 따라 비트라인들(BLb0~BLbk)과 연결될 수 있다. 페이지(PAGEa)에 포함된 메모리 셀들과 페이지(PAGEb)에 포함된 메모리 셀들의 수는 동일할 수 있다. 다시 말해, 메모리 스트링들(STa)은 제1 비트라인 연결 신호(Vdsl1)에 따라 비트라인들(BLa0~BLak)과 연결되고, 메모리 스트링들(STb)은 제2 비트라인 연결 신호(Vdsl2)에 따라 비트라인들(BLb0~BLbk)과 연결될 수 있다. 그 외에, 페이지들(PAGEa, PAGEb)에 포함된 메모리 셀들(C0~Cn)과 소스 셀렉트 트랜지스터들(SST)은 동일한 신호들 또는 전압들에 의해 동작될 수 있다. In particular, the memory cells included in the page PAGEa are connected to the bit lines BLa0 to BLak according to the first bit line connection signal Vdsl1, and the memory cells included in the page PAGEb are connected to the second bit line. The bit lines BLb0 to BLbk may be connected to the signal Vdsl2. The number of memory cells included in the page PAGEa and the number of memory cells included in the page PAGEb may be the same. In other words, the memory strings STa are connected to the bit lines BLa0 to BLak according to the first bit line connection signal Vdsl1, and the memory strings STb are connected to the second bit line connection signal Vdsl2. Accordingly, the bit lines BLb0 to BLbk may be connected. In addition, the memory cells C0 to Cn and the source select transistors SST included in the pages PAGEa and PAGEb may be operated by the same signals or voltages.

다시 도 1 및 도 2를 참조하면, 주변 회로(120~160)는 선택된 워드라인에 연결된 메모리 셀들의 소거 루프, 프로그램 루프 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로는 프로그램 루프, 리드 동작 및 소거 루프를 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 루프, 리드 동작 및 소거 루프를 수행하도록 구성된 동작 회로(130~160)를 포함한다. 프로그램 루프, 리드 동작 및 소거 루프를 수행하기 위하기 위하여, 동작 회로(130~160)는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL1, DSL2)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BLa0~BLak, BLb0~BLbk)의 프리차지/디스차지를 제어하거나 비트라인들(BLa0~BLak, BLb0~BLbk)의 전류 흐름을 센싱하도록 구성된다. 특히, NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130), 읽기/쓰기 회로(140), 컬럼 선택 회로(150) 및 입출력 회로(160)를 포함한다. 여기서, 읽기/쓰기 회로(140)가 다수의 페이지 버퍼들을 포함하는 페이지 버퍼 그룹이 될 수 있다. 각각의 구성 요소에 대해 구체적으로 서설명하면 다음과 같다. Referring back to FIGS. 1 and 2, the peripheral circuits 120 to 160 are configured to perform an erase loop, a program loop, and a read operation of memory cells connected to the selected word line. The peripheral circuit may include an operation circuit 130 to 160 configured to perform a program loop, a read operation, and an erase loop under the control of the control circuit 120 and the control circuit 120 for controlling the program loop, the read operation, and the erase loop. It includes. In order to perform a program loop, a read operation, and an erase loop, the operation circuits 130 to 160 select operating voltages Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, and Vsl of the selected memory block. Selectively output to the local lines SSL, WL0 to WLn, DSL1 and DSL2 and the common source line SL, and control precharge / discharge of the bit lines BLa0 to BLak and BLb0 to BLbk, or And a current flow of the fields BLa0 to BLak and BLb0 to BLbk. In particular, in the case of a NAND flash memory device, the operation circuit includes a voltage supply circuit 130, a read / write circuit 140, a column select circuit 150, and an input / output circuit 160. Here, the read / write circuit 140 may be a page buffer group including a plurality of page buffers. Each component will be described in detail as follows.

제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 리드 동작 또는 소거 루프를 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(CMDv)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 리드 동작 또는 소거 루프를 수행하기 위해 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB0~PBk, FPB)을 제어하기 위한 제어 신호들(CMDpb)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다. The control circuit 120 performs operating voltages Verase, Vpgm, Vread, Vpass, and Vvfy for performing a program loop, a read operation, or an erase loop in response to a command signal CMD input through the input / output circuit 160 from the outside. Outputs a voltage control signal CMDv for controlling the voltage supply circuit 130 so that Vdsl1, Vdsl2, Vssl, and Vsl can be generated at a desired level. The control circuit 120 controls the control signals CMDpb for controlling the page buffers PB0 to PBk and FPB included in the page buffer group 140 to perform a program loop, a read operation, or an erase loop. Output In addition, when the address signal ADD is input, the control circuit 120 generates a column address signal CADD and a row address signal RADD, and outputs them from the control circuit 120.

전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 메모리 셀들의 프로그램 루프, 리드 동작 또는 소거 루프에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, Vsl)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.In response to the voltage control signal CMDv of the control circuit 120, the voltage supply circuit 130 requires operating voltages Verase, Vpgm, Vread, Vpass, Vvfy, and the like according to a program loop, a read operation, or an erase loop of memory cells. Vdsl1, Vdsl2, Vssl, and Vsl) are generated, and in response to the row address signal RADD of the control circuit 120, local lines SSL, WL0 to WLn, and DSL of the selected memory block and the common source line SL. Outputs operating voltages.

이를 위해, 전압 공급 회로(130)는 전압 생성 회로(131)와 로우 디코더(133)를 포함할 수 있다. 전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 동작 전압들(Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, Vsl)을 생성하고, 로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 동작 전압들을 메모리 블록들(110MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(CSL)으로 전달한다. To this end, the voltage supply circuit 130 may include a voltage generation circuit 131 and a row decoder 133. The voltage generation circuit 131 generates the operating voltages Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, and Vsl in response to the voltage control signal CMDv of the control circuit 120 and generates a row decoder. In response to the row address signal RADD of the control circuit 120, the operating voltages may be set to the local lines SSL, WL0 to WLn, and DSL of the selected memory block among the memory blocks 110MB and the common source line. CSL).

이렇듯, 이하에서 설명되는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, Vsl)의 출력과 변경은 제어 회로(120)의 전압 제어 신호(CMDv)에 따라 전압 공급 회로(130)에 의해 이루어진다. As such, the output and change of the operating voltages (Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl1, Vdsl2, Vssl, Vsl) described below are controlled according to the voltage control signal (CMDv) of the control circuit 120. 130 is made.

페이지 버퍼 그룹들(140)은 비트라인들(BLa0~BLak)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 프로그램 동작 시 제어 회로(120)의 동작 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들(PB0~PBk)은 비트라인들(BLa0~BLak)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 동작 제어 신호(CMDpb)에 따라, 페이지 버퍼들(PB0~PBk)은 비트라인들(BLa0~BLak)을 프리차지한 후 비트라인들(BLa0~BLak)의 전류 흐름을 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다. 페이지 버퍼들(PB0~PBk)은 비트라인들과 각각 연결될 수 있다. The page buffer groups 140 each include a plurality of page buffers PB0 to PBk connected to the memory array 110 through bit lines BLa0 to BLak. During the program operation, the page buffers PB0 to PBk selectively free the bit lines BLa0 to BLak according to the operation control signal CMDpb of the control circuit 120 and the data DATA to be stored in the memory cells. Occupy. According to the operation control signal CMDpb of the control circuit 120 during the program verify operation or the read operation, the page buffers PB0 to PBk precharge the bit lines BLa0 to BLak and then the bit lines BLa0 to BLak. Current flow is sensed to latch data read from the memory cell. The page buffers PB0 to PBk may be connected to bit lines, respectively.

특히, 페이지 버퍼들(PB0~PBk)은 비트라인들(BLa0~BLak, BLb0~BLbk) 중 일부 비트라인들(BLa0~BLak)과 직접적으로 연결되고, 나머지 비트라인들(BLb0~BLbk)과는 배선들(BLc0~BLck)을 통해 연결된다. 배선들(BLc0~BLck)은 제조 공정 시 비트라인들(BLa0~BLak, BLb0~BLbk)과 다른 층(즉, 다른 레이어)에 형성(또는 배치)될 수 있다. 다시 말해, 제1 비트라인 그룹의 비트라인들(BLa0~BLak)은 페이지 버퍼들(PB0~PBk)과 각각 직접 연결되고, 배선들(BLc0~BLck)은 제1 비트라인 그룹의 비트라인들(BLa0~BLak)과 제2 비트라인 그룹의 비트라인들(BLb0~BLbk)을 순서대로 각각 연결한다. 따라서, 제2 비트라인 그룹의 비트라인들(BLb0~BLbk)은 배선들(BLc0~BLck)을 통해 페이지 버퍼들(PB0~PBk)들과 각각 연결된다. In particular, the page buffers PB0 to PBk are directly connected to some of the bit lines BLa0 to BLak of the bit lines BLa0 to BLak and BLb0 to BLbk, and are different from the remaining bit lines BLb0 to BLbk. It is connected through the wirings BLc0 to BLck. The wirings BLc0 to BLck may be formed (or disposed) on a layer different from the bit lines BLa0 to BLak and BLb0 to BLbk in the manufacturing process. In other words, the bit lines BLa0 to BLak of the first bit line group are directly connected to the page buffers PB0 to PBk, respectively, and the wirings BLc0 to BLck are connected to the bit lines of the first bit line group. BLa0 to BLak and the bit lines BLb0 to BLbk of the second bit line group are sequentially connected. Accordingly, the bit lines BLb0 to BLbk of the second bit line group are connected to the page buffers PB0 to PBk through the wirings BLc0 to BLck, respectively.

이렇게, 비트라인들(BLa0~BLak, BLb0~BLbk)의 수의 절반에 해당하는 수의 페이지 버퍼들(PB0~PBk)만 설치하므로, 페이지 버퍼들(PB0~PBk)을 차지하는 면적을 절반으로 줄일 수 있다. 그리고, 페이지(PAGEa)에 포함된 메모리 셀들과 페이지(PAGEb)에 포함된 메모리 셀들이 순차적으로 배열되고, 페이지(PAGEa)에 포함된 메모리 셀들이나 페이지(PAGEb)에 포함된 메모리 셀들의 프로그램 루프가 동시에 진행되므로, 페이지 내에서 메모리 셀들 사이에 간섭 현상이 발생되는 것을 방지할 수도 있다. As such, since only the number of page buffers PB0 to PBk corresponding to half of the number of bit lines BLa0 to BLak and BLb0 to BLbk is installed, the area occupying the page buffers PB0 to PBk is reduced to half. Can be. The memory cells included in the page PAGEa and the memory cells included in the page PAGEb are sequentially arranged, and a program loop of the memory cells included in the page PAGEa or the memory cells included in the page PAGEb is provided. Since the processing is performed at the same time, it is possible to prevent interference between memory cells in the page.

컬럼 선택 회로(150)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 컬럼 선택 회로(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(150)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다. The column selection circuit 150 selects the page buffers PB0 to PBk included in the page buffer group 140 in response to the column address CADD output from the control circuit 120. That is, the column select circuit 150 sequentially transfers data to be stored in the memory cells to the page buffers PB0 to PBk in response to the column address CADD. In addition, the column selection circuit 150 sequentially processes the page buffers PB0 in response to the column address CADD so that data of memory cells latched in the page buffers PB0 to PBk may be output to the outside by a read operation. ~ PBk).

입출력 회로(160)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(160)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(150)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다. The input / output circuit 160 transmits the command signal CMD and the address signal ADD input from the outside to the control circuit 120. In addition, the input / output circuit 160 transmits data DATA input from the outside to the column select circuit 150 during the program operation or outputs data read from the memory cells to the outside during the read operation.

이하, 상기에서 설명한 구성들을 포함하는 반도체 메모리 장치의 동작을 설명하기로 한다. Hereinafter, an operation of the semiconductor memory device including the above-described components will be described.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 3 is a flowchart illustrating a method of operating a semiconductor memory device according to an embodiment of the present invention.

도 1 및 도 3을 참조하면, 선택된 워드라인에 연결된 메모리 셀들 중 순차적으로 배열된 첫 번째부터 k번째 메모리 셀들의 읽기 동작 또는 쓰기 동작이 실시된다. 예로써, 페이지(PAGEa)에 포함된 메모리 셀들의 읽기 동작 또는 쓰기 동작이 실시된다. 쓰기 동작은 프로그램 루프에 대응된다. 이하, 쓰기 동작을 예로써 설명하기로 한다. 1 and 3, a read operation or a write operation of first to k th memory cells sequentially arranged among memory cells connected to a selected word line is performed. For example, a read operation or a write operation of memory cells included in the page PAGEa is performed. The write operation corresponds to a program loop. Hereinafter, the write operation will be described as an example.

쓰기 동작을 위해, 단계(S301)에서, 페이지(PAGEa)의 메모리 셀들에 저장될 데이터가 입출력 회로(160)와 컬럼 선택 회로(150)를 통해 읽기/쓰기 회로(140)로 입력된다. 그리고, 전압 공급 회로(130)의 제1 및 제2 비트라인 연결 신호들(Vdsl1, Vdsl2)에 응답하여 페이지(PAGEa)의 메모리 셀들이 제1 비트라인 그룹의 비트라인들(BLa0~BLak)과 연결되고 페이지(PAGEb)의 메모리 셀들은 제2 비트라인 그룹의 비트라인들(BLb0~BLbk)과의 연결이 차단된다. 즉, 메모리 스트링들(STa)은 비트라인들(BLa0~BLak)과 연결되고, 메모리 스트링들(STb)은 비트라인들(BLb0~BLbk)와의 연결이 차단된다. 따라서, 페이지(PAGEb) 또는 메모리 스트링들(STb)에 포함된 메모리 셀들은 플로팅 상태가 된다. 이로써, 페이지(PAGEa) 또는 메모리 스트링들(STa)에 포함된 메모리 셀들은 비트라인들(BLa0~BLak)과 전기적으로 연결된다. 읽기/쓰기 회로(140)는 입력된 데이터에 따라 비트라인들(BLa0~BLak)을 선택적으로 프리차지하거나 디스차지한다. For a write operation, in step S301, data to be stored in the memory cells of the page PAGEa is input to the read / write circuit 140 through the input / output circuit 160 and the column select circuit 150. In response to the first and second bit line connection signals Vdsl1 and Vdsl2 of the voltage supply circuit 130, the memory cells of the page PAGEa are connected to the bit lines BLa0 to BLak of the first bit line group. The memory cells of the page PAGEb are disconnected from the bit lines BLb0 to BLbk of the second bit line group. That is, the memory strings STa are connected to the bit lines BLa0 to BLak, and the memory strings STb are disconnected from the bit lines BLb0 to BLbk. Therefore, the memory cells included in the page PAGEb or the memory strings STb are in a floating state. As a result, the memory cells included in the page PAGEa or the memory strings STa are electrically connected to the bit lines BLa0 to BLak. The read / write circuit 140 selectively precharges or discharges the bit lines BLa0 to BLak according to the input data.

단계(S303)에서, 비트라인들(BLa0~BLak)을 통해 읽기/쓰기 회로(140)와 연결된 메모리 셀들의 쓰기 동작이 실시된다. 이를 위해, 전압 공급 회로(140)가 비선택 워드라인들에 패스 전압(Vpass)을 인가하고 선택된 워드라인에 프로그램 전압(Vpgm)을 인가한다. 이때, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터(SST)가 턴오프될 수 있도록 소스 연결 신호(또는 소스 셀렉트 전압)(Vssl)가 인가되고, 공통 소스 라인(CSL)에는 전원 전압이 공통 소스 전압(Vsl)으로 인가될 수 있다. 이로써, 프로그램 동작이 실시된다. In operation S303, a write operation of memory cells connected to the read / write circuit 140 is performed through the bit lines BLa0 to BLak. To this end, the voltage supply circuit 140 applies a pass voltage Vpass to unselected word lines and a program voltage Vpgm to selected word lines. In this case, a source connection signal (or a source select voltage) Vssl is applied to the source select line SSL so that the source select transistor SST can be turned off, and a power source voltage is applied to the common source line CSL. (Vsl) can be applied. In this way, the program operation is performed.

페이지(PAGEa)에 포함된 메모리 셀들은 동일한 워드라인을 공유하고 순차적으로 배열되어 있기 때문에, 페이지(PAGEa) 내에서 메모리 셀들 사이의 간섭 현상에 의해 문턱전압이 달라지는 현상은 발생되지 않는다. 따라서, 간섭 현상에 의한 전기적 특성을 향상시킬 수 있다. Since the memory cells included in the page PAGEa share the same word line and are sequentially arranged, the phenomenon in which the threshold voltage is changed due to interference between the memory cells in the page PAGEa does not occur. Therefore, the electrical characteristics due to the interference phenomenon can be improved.

이어서, 검증 동작을 실시한 후 프로그램이 완료되지 않은 메모리 셀에 검출되면, 제어 회로(120)의 제어 신호(CMDv)에 따라 전압 공급 회로(130)가 프로그램 전압(Vpgm)을 상승시키고, 상승된 프로그램 전압(Vpgm)에 따라 프로그램 동작을 다시 실시한다. Subsequently, when a program is detected in an incomplete memory cell after performing the verify operation, the voltage supply circuit 130 raises the program voltage Vpgm according to the control signal CMDv of the control circuit 120, and then raises the elevated program. The program operation is executed again according to the voltage Vpgm.

페이지(PAGEa)에 포함된 메모리 셀들의 데이터 저장이 완료되면, 페이지(PAGEb)에 포함된 k+1 번째부터 마지막 번째의 나머지 메모리 셀들에 데이터를 저장하기 위한 읽기 동작이 실시된다. When the data storage of the memory cells included in the page PAGEa is completed, a read operation is performed to store data in the k + 1st to the last remaining memory cells included in the page PAGEb.

단계(S305)에서, 페이지(PAGEb)의 메모리 셀들에 저장될 데이터가 입출력 회로(160)와 컬럼 선택 회로(150)를 통해 읽기/쓰기 회로(140)로 입력된다. 그리고, 전압 공급 회로(130)의 제1 및 제2 비트라인 연결 신호들(Vdsl1, Vdsl2)에 응답하여, 페이지(PAGEa)의 메모리 셀들과 제1 비트라인 그룹의 비트라인들(BLa0~BLak)의 연결이 차단되고, 페이지(PAGEb)의 메모리 셀들은 제2 비트라인 그룹의 비트라인들(BLb0~BLbk)과 연결된다. 비트라인들(BLb0~BLbk)과 배선들(BLc0~BLck)에 의해 비트라인들(BLa0~BLak)과 연결되므로, 페이지(PAGEb)의 메모리 셀들은 비트라인들(BLb0~BLbk)과 비트라인들(BLa0~BLak)을 통해 읽기/쓰기 회로(140)와 연결된다. 즉, 메모리 스트링들(STa)은 비트라인들(BLa0~BLak)과의 연결이 차단되고, 메모리 스트링들(STb)은 비트라인들(BLb0~BLbk)과 연결되고 비트라인들(BLb0~BLbk)을 통해 비트라인들(BLa0~BLak)과 연결된다. 따라서, 페이지(PAGEa) 또는 메모리 스트링들(STa)에 포함된 메모리 셀들은 플로팅 상태가 된다. 이로써, 페이지(PAGEb) 또는 메모리 스트링들(STb)에 포함된 메모리 셀들은 비트라인들(BLa0~BLak)과 전기적으로 연결된다. 읽기/쓰기 회로(140)는 페이지(PAGEb)의 메모리 셀들로 저장되기 위해 입력된 데이터에 따라 비트라인들(BLa0~BLak)을 선택적으로 프리차지하거나 디스차지한다. In step S305, data to be stored in the memory cells of the page PAGEb is input to the read / write circuit 140 through the input / output circuit 160 and the column select circuit 150. In addition, in response to the first and second bit line connection signals Vdsl1 and Vdsl2 of the voltage supply circuit 130, the memory cells of the page PAGEa and the bit lines BLa0 to BLak of the first bitline group. Is disconnected, and the memory cells of the page PAGEb are connected to the bit lines BLb0 to BLbk of the second bit line group. Since the bit lines BLa0 to BLak are connected to the bit lines BLa0 to BLak by the bit lines BLb0 to BLbk and the wirings BLc0 to BLck, the memory cells of the page PAGEb are connected to the bit lines BLb0 to BLbk and the bit lines. It is connected to the read / write circuit 140 through BLa0 to BLak. That is, the memory strings STa are disconnected from the bit lines BLa0 to BLak, the memory strings STb are connected to the bit lines BLb0 to BLbk, and the bit lines BLb0 to BLbk. It is connected to the bit lines BLa0 to BLak through the channel. Therefore, memory cells included in the page PAGEa or the memory strings STa are in a floating state. As a result, the memory cells included in the page PAGEb or the memory strings STb are electrically connected to the bit lines BLa0 to BLak. The read / write circuit 140 selectively precharges or discharges the bit lines BLa0 to BLak according to the input data to be stored in the memory cells of the page PAGEb.

단계(S307)에서, 비트라인들(BLa0~BLak)을 통해 읽기/쓰기 회로(140)와 연결된 페이지(PAGEb)의 메모리 셀들의 쓰기 동작이 실시된다. 이를 위해, 전압 공급 회로(140)가 비선택 워드라인들에 패스 전압(Vpass)을 인가하고 선택된 워드라인에 프로그램 전압(Vpgm)을 인가한다. 이때, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터(SST)가 턴오프될 수 있도록 소스 연결 신호(또는 소스 셀렉트 전압)(Vssl)가 인가되고, 공통 소스 라인(CSL)에는 전원 전압이 공통 소스 전압(Vsl)으로 인가될 수 있다. 이로써, 프로그램 동작이 실시된다. In operation S307, a write operation of the memory cells of the page PAGEb connected to the read / write circuit 140 through the bit lines BLa0 to BLak is performed. To this end, the voltage supply circuit 140 applies a pass voltage Vpass to unselected word lines and a program voltage Vpgm to selected word lines. In this case, a source connection signal (or a source select voltage) Vssl is applied to the source select line SSL so that the source select transistor SST can be turned off, and a power source voltage is applied to the common source line CSL. (Vsl) can be applied. In this way, the program operation is performed.

페이지(PAGEb)에 포함된 메모리 셀들은 동일한 워드라인을 공유하고 순차적으로 배열되어 있기 때문에, 페이지(PAGEb) 내에서 메모리 셀들 사이의 간섭 현상에 의해 문턱전압이 달라지는 현상은 발생되지 않는다. 따라서, 간섭 현상에 의한 전기적 특성을 향상시킬 수 있다. 또한, 페이지들(PAGEa, PAGEb)이 양쪽으로 분리되어 있으므로, 페이지(PAGEb)의 쓰기 동작 시 페이지(PAGEa)에 포함된 메모리 셀들의 문턱전압이 간섭 현상에 의해 달라지는 것을 방지할 수 있다. Since the memory cells included in the page PAGEb share the same word line and are sequentially arranged, the phenomenon in which the threshold voltage is changed due to interference between the memory cells in the page PAGEb does not occur. Therefore, the electrical characteristics due to the interference phenomenon can be improved. In addition, since the pages PAGEa and PAGEb are divided into both sides, it is possible to prevent the threshold voltages of the memory cells included in the page PAGEa from being changed by the interference phenomenon during the write operation of the page PAGEb.

이어서, 검증 동작을 실시한 후 프로그램이 완료되지 않은 메모리 셀에 검출되면, 제어 회로(120)의 제어 신호(CMDv)에 따라 전압 공급 회로(130)가 프로그램 전압(Vpgm)을 상승시키고, 상승된 프로그램 전압(Vpgm)에 따라 프로그램 동작을 다시 실시한다. Subsequently, when a program is detected in an incomplete memory cell after performing the verify operation, the voltage supply circuit 130 raises the program voltage Vpgm according to the control signal CMDv of the control circuit 120, and then raises the elevated program. The program operation is executed again according to the voltage Vpgm.

상기에서 설명한 프로그램 루프는 하나의 메모리 셀에 2비트의 데이터를 저장할 때 LSB 데이터를 저장하는 동작이나 MSB 데이터를 저장하는 동작에 모두 적용될 수 있다. The program loop described above may be applied to both the operation of storing LSB data and the operation of storing MSB data when storing two bits of data in one memory cell.

읽기 동작에서도 마찬가지로, 페이지(PAGEa) 또는 메모리 스트링들(STa)에 포함된 메모리 셀들의 읽기 동작을 실시할 때, 페이지(PAGEa) 또는 메모리 스트링들(STa)에 포함된 메모리 셀들은 비트라인들(BLa0~BLak)에 연결되고 페이지(PAGEb) 또는 메모리 스트링들(STb)에 포함된 메모리 셀들은 비트라인들(BLb0~BLbk)와의 연결이 차단될 수 있다. 반대로, 페이지(PAGEb) 또는 메모리 스트링들(STb)에 포함된 메모리 셀들의 읽기 동작을 실시할 때, 페이지(PAGEb) 또는 메모리 스트링들(STb)에 포함된 메모리 셀들은 비트라인들(BLb0~BLbk)에 연결된다. 비트라인들(BLb0~BLbk)은 배선들(BLc0~BLck)에 의해 비트라인들(BLa0~BLak)과 연결되므로, 페이지(PAGEb) 또는 메모리 스트링들(STb)에 포함된 메모리 셀들은 비트라인들(BLb0~BLbk)를 통해 비트라인들(BLa0~BLak)과 연결된다. 이때, 페이지(PAGEa) 또는 메모리 스트링들(STa)에 포함된 메모리 셀들은 비트라인들(BLa0~BLak)과의 연결이 차단될 수 있다. 읽기 동작 시 비트라인들과 연결되지 않은 메모리 셀들의 채널 영역에는 공통 소스 라인(CSL)으로부터 소스 셀렉트 트랜지스터를 통해 접지 전압이 인가될 수 있다. Similarly, in the read operation, when the read operation of the memory cells included in the page PAGEa or the memory strings STa is performed, the memory cells included in the page PAGEa or the memory strings STa may include bit lines (eg Memory cells connected to BLa0 to BLak and included in the page PAGEb or the memory strings STb may be disconnected from the bit lines BLb0 to BLbk. On the contrary, when performing a read operation of the memory cells included in the page PAGEb or the memory strings STb, the memory cells included in the page PAGEb or the memory strings STb are bit lines BLb0 to BLbk. ) Since the bit lines BLb0 to BLbk are connected to the bit lines BLa0 to BLak by the wirings BLc0 to BLck, the memory cells included in the page PAGEb or the memory strings STb are bit lines. It is connected to the bit lines BLa0 to BLak through BLb0 to BLbk. In this case, the memory cells included in the page PAGEa or the memory strings STa may be disconnected from the bit lines BLa0 to BLak. In the read operation, a ground voltage may be applied to the channel region of the memory cells not connected to the bit lines through the source select transistor from the common source line CSL.

소거 동작에서는 페이지의 구분없이 메모리 블록(110BMB) 내에 포함된 모든 메모리 셀들에 저장된 데이터가 동시에 소거될 수 있다. In the erase operation, data stored in all memory cells included in the memory block 110BMB may be simultaneously erased without page division.

도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다. 4 is a block diagram schematically illustrating a memory system according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(400)은 불휘발성 메모리 장치(420)와 메모리 컨트롤러(410)를 포함한다.Referring to FIG. 4, a memory system 400 according to an embodiment of the present invention includes a nonvolatile memory device 420 and a memory controller 410.

불휘발성 메모리 장치(420)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(410)는 프로그램 루프, 리드 동작이나 소거 루프와 같은 일반 동작 모드에서 불휘발성 메모리 장치(420)를 제어하도록 구성된다. The nonvolatile memory device 420 may be configured as the semiconductor memory device described above. The memory controller 410 is configured to control the nonvolatile memory device 420 in a normal operation mode such as a program loop, a read operation, or an erase loop.

불휘발성 메모리 장치(420)와 메모리 컨트롤러(410)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(411)은 프로세싱 유닛(412)의 동작 메모리로써 사용된다. 호스트 인터페이스(413)는 메모리 시스템(400)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(414)은 불휘발성 메모리 장치(420)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(414)는 본 발명의 불휘발성 메모리 장치(420)와 인터페이싱 한다. 프로세싱 유닛(412)은 메모리 컨트롤러(410)의 데이터 교환을 위한 제반 제어 동작을 수행한다.The combination of the nonvolatile memory device 420 and the memory controller 410 may be provided as a memory card or a solid state disk (SSD). SRAM 411 is used as the operating memory of the processing unit 412. The host interface 413 includes a data exchange protocol of a host that is connected to the memory system 400. The error correction block 414 detects and corrects an error included in data read from the nonvolatile memory device 420. The memory interface 414 interfaces with the nonvolatile memory device 420 of the present invention. The processing unit 412 performs various control operations for exchanging data of the memory controller 410.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(420)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(400)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(410)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.Although not shown in the drawings, the memory system 400 according to the present invention may further be provided with a ROM (not shown) for storing code data for interfacing with a host. Self-explanatory to those who have learned. The nonvolatile memory device 420 may be provided in a multi-chip package composed of a plurality of flash memory chips. The memory system 400 of the present invention may be provided as a highly reliable storage medium having a low probability of error occurrence. In particular, the flash memory device of the present invention may be provided in a memory system such as a solid state disk (SSD), which is being actively studied recently. In this case, the memory controller 410 may be configured to communicate with an external (eg, host) via one of a variety of interface protocols such as USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, and IDE, and the like. will be.

도 5는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(500)에 본 발명의 기술적 특징이 적용될 수 있다.5 is a block diagram schematically illustrating a fusion memory device or a fusion memory system performing a program operation according to various embodiments described above. For example, the technical features of the present invention may be applied to the one NAND flash memory device 500 as the fusion memory device.

원낸드 플래시 메모리 장치(500)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(510)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(520)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(530)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(540) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(550)를 포함한다. 낸드 플래시 셀 어레이(550)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용될 수 있다. The one NAND flash memory device 500 may include a host interface 510 for exchanging various information with devices using different protocols, and a buffer RAM 520 that embeds codes for driving the memory device or temporarily stores data. And a controller 530 for controlling reads, programs, and all states in response to externally provided control signals and commands, data such as commands, addresses, and configurations for defining a system operating environment inside the memory device. And a NAND flash cell array 550 composed of a register 540 and an operating circuit including a nonvolatile memory cell and a page buffer. The memory array shown in FIG. 2 may be applied to the memory array of the NAND flash cell array 550.

도 6에는 본 발명에 따른 플래시 메모리 장치(612)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.6 schematically illustrates a computing system including a flash memory device 612 in accordance with the present invention.

본 발명에 따른 컴퓨팅 시스템(600)은 시스템 버스(660)에 전기적으로 연결된 마이크로프로세서(620), 램(630), 사용자 인터페이스(640), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(650) 및 메모리 시스템(610)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(600)이 모바일 장치인 경우, 컴퓨팅 시스템(600)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(600)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(610)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(610)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
Computing system 600 according to the present invention includes a microprocessor 620, a RAM 630, a user interface 640, a modem 650, such as a baseband chipset, and electrically connected to a system bus 660; Memory system 610. When the computing system 600 according to the present invention is a mobile device, a battery (not shown) for supplying an operating voltage of the computing system 600 will be further provided. Although not shown in the drawings, the computing system 600 according to the present invention may further be provided with an application chipset, a camera image processor (CIS), a mobile DRAM, and the like. It is self-evident to those who have acquired knowledge. The memory system 610 may configure, for example, an SSD (Solid State Drive / Disk) that uses a nonvolatile memory to store data. Alternatively, the memory system 610 may be provided as a fusion flash memory (eg, one NAND flash memory).

110 : 메모리 어레이 110MB : 메모리 블록
ST : 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 공급 회로
131 : 전압 생성 회로 133 : 로우 디코더
140 : 페이지 버퍼 그룹 PB0~PBk : 페이지 버퍼
150 : 컬럼 선택 회로 160 : 입출력 회로110: memory array 110 MB: memory block
ST: string PAGE: page
120: control circuit 130: voltage supply circuit
131: voltage generation circuit 133: low decoder
140: page buffer group PB0 to PBk: page buffer
150: column selection circuit 160: input / output circuit