KR20050102725A - Dram well structure - Google Patents

본 발명은 코어영역의 PMOS트랜지스터들에 VPP 전원에 고정되지 않은 다양한 백 바이어스를 적용 가능하도록 하므로서 VPP 전위 보다 낮은 소스 전원을 사용하는 PMOS트랜지스터들의 열화를 방지하는 DRAM을 제공하는데 그 목적이 있는 바, 이를 위한 본 발명의 DRAM은 다수의 트랜지스터들을 구비하는 코어영역과 다수의 트랜지스터들을 구비하는 주변영역을 갖는 DRAM에 있어서, 제1도전형의 기판; 상기 주변영역의 상기 기판 내에 형성된 제2도전형의 제1웰; 상기 제1웰내에 각기 형성된 제2도전형의 제2웰 및 제1도전형의 제3웰; 및 상기 코어영역의 상기 기판 내에 딥 웰 없이 형성된 제2도전형의 제4웰 및 제1도전형의 제5웰을 포함한다. SUMMARY OF THE INVENTION An object of the present invention is to provide a DRAM which prevents deterioration of PMOS transistors using a source power supply lower than the VPP potential while enabling various back biases not fixed to the VPP power supply to PMOS transistors in the core region. A DRAM of the present invention for this purpose comprises a DRAM having a core region having a plurality of transistors and a peripheral region having a plurality of transistors, the DRAM comprising: a substrate of a first conductivity type; A first well of a second conductive type formed in said substrate of said peripheral region; A second well of a second conductive type and a third well of a first conductive type respectively formed in the first well; And a fourth well of the second conductive type and a fifth well of the first conductive type formed in the substrate of the core region without the deep well.

ＤＲＡＭ의 웰 구조{DRAM Well Structure} DDR Well Structure {DRAM Well Structure}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 DRAM의 웰 구조에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memory devices, and more particularly, to a well structure of a DRAM.

잘 알려진 바와 같이, DRAM의 코어 영역에는 비트라인 센스앰프, 비트라인 프리차지/이퀄라이징 회로 등이 설계되고, 주변지역에는 버퍼, 디코더, 드라이버 등이 설계되게 된다.As is well known, a bit line sense amplifier, a bit line precharge / equalizing circuit, and the like are designed in a core region of a DRAM, and a buffer, a decoder, a driver, and the like are designed in a peripheral region.

이때, 코어 영역에 구성되는 PMOS트랜지스터들은 기능하는 소자들에 따라서 소스 전원 또는 게이트 전원으로서 칩에 공급되는 공급전원과 상이한 VPP 또는 Vcore와 같은 다양한 전압을 이용하고 있다. At this time, the PMOS transistors configured in the core region use various voltages such as VPP or Vcore different from the supply power supplied to the chip as the source power or the gate power according to the functional devices.

따라서, 소스전원으로서 VPP를 사용하는 PMOS트랜지스터들은 안정적인 동작을 위하여 벌크 바이어스로 VPP를 사용하고 있다. Therefore, PMOS transistors using VPP as the source power source use VPP as the bulk bias for stable operation.

그런데, 비트라인 센스앰프, 트랜스퍼 스위치 등을 구성하는 트랜지스터들 중에서는 소스전원으로서 VPP보다 낮은 전원을 사용하는 코어 영역의 PMOS트랜지스터들도 존재하게 되는데, 웰 구조 때문에 이러한 코어영역의 PMOS트랜지스터들도 마찬가지로 벌크(bulk) 바이어스로서 VPP를 인가받게 된다.However, among the transistors constituting the bit line sense amplifier and the transfer switch, there are also PMOS transistors in the core region that use a power source lower than VPP as the source power source, and because of the well structure, PMOS transistors in the core region are similarly used. VPP is applied as a bulk bias.

도 1은 종래 기술에 따른 DRAM의 웰 구조를 보여준다.1 shows a well structure of a DRAM according to the prior art.

도 1을 참조하면, 통상적으로 P형 기판(101)이 사용된다. 코어영역에서는 p형 기판(101)에 딥(deep) n형 웰(102)이 형성되고, 딥 n형 웰(102) 내에 PMOS트랜지스터를 위한 n형 웰(103)과 NMOS트랜지스터를 위한 p형 웰(104)이 각기 형성된다. 코어영역의 n형 웰(103) 내에는 PMOS트랜지스터의 p+ 소스/드레인확산영역(105)과 n+ 픽업 확산영역(106)이 형성되게 된다. 코어영역의 p형 웰(104) 내에는 NMOS트랜지스터의 n+ 소스/드레인확산영역(108)과 p+ 픽업 확산영역(109)이 형성되게 된다.Referring to FIG. 1, a P-type substrate 101 is typically used. In the core region, a deep n-type well 102 is formed in the p-type substrate 101, and an n-type well 103 for a PMOS transistor and a p-type well for an NMOS transistor are formed in the deep n-type well 102. 104 are formed respectively. The p + source / drain diffusion region 105 and the n + pick-up diffusion region 106 of the PMOS transistor are formed in the n-type well 103 of the core region. The n + source / drain diffusion region 108 and the p + pick-up diffusion region 109 of the NMOS transistor are formed in the p-type well 104 of the core region.

주변영역에는 p형 기판(101) 내에 PMOS트랜지스터를 위한 n형 웰(122)과 NMOS트랜지스터를 위한 p형 웰(121)이 각기 형성된다. 주변영역의 n형 웰(122) 내에는 PMOS트랜지스터의 p+ 소스/드레인확산영역(123)과 n+ 픽업 확산영역(124)이 형성되게 된다. 주변영역의 p형 웰(121) 내에는 NMOS트랜지스터의 n+ 소스/드레인확산영역(125)과 p+ 픽업 확산영역(126)이 형성되게 된다. In the peripheral region, an n-type well 122 for a PMOS transistor and a p-type well 121 for an NMOS transistor are formed in the p-type substrate 101, respectively. The p + source / drain diffusion region 123 and the n + pickup diffusion region 124 of the PMOS transistor are formed in the n-type well 122 of the peripheral region. The n + source / drain diffusion region 125 and the p + pickup diffusion region 126 of the NMOS transistor are formed in the p-type well 121 of the peripheral region.

상술한 바와 같이 종래기술에 따른 DRAM의웰 구조에서, 코어영역 전체는 딥 n형 웰(102)로 감싸여져 있으며, 그에 인가되는 바이어스는 VPP 전원이다. VPP 전원은 외부전원 VDD에서 승압된 내부전원이므로 VDD보다 1∼3V 정도 높다. 그리고, 딥 n형 웰(102)로 감싸여진 n형 웰(103)의 바이어스 역시 VPP 전원이다. 이는 딥 n형 웰(102)과 n형 웰(103)이 서로 콘택되어 있으므로 바이어스를 분리할 수 없기 때문이다.As described above, in the DRAM well structure according to the related art, the entire core region is surrounded by the deep n-type well 102, and the bias applied thereto is a VPP power source. The VPP power supply is an internal power boosted by the external power supply VDD, and thus is 1 to 3 V higher than the VDD power supply. The bias of the n-type well 103 wrapped in the deep n-type well 102 is also a VPP power supply. This is because the deep n-type well 102 and the n-type well 103 are in contact with each other so that the bias cannot be separated.

코어영역의 p형 웰(104)의 바이어스는 VBB이며, 이는 접지전원 VSS보다 낮은 내부전원이다. 코어영역의 모든 p형 웰(104)에 VBB를 인가하는 이유는 NMOS트랜지스터의 문턱전압(Vt)를 높게하여 DRAM의 리프레쉬 특성을 개선하기 위한 것이다.The bias of the p-type well 104 in the core region is VBB, which is an internal power supply lower than the ground power supply VSS. The reason why VBB is applied to all p-type wells 104 in the core region is to improve the refresh characteristics of the DRAM by increasing the threshold voltage Vt of the NMOS transistor.

종래기술의 단점은 코어영역 내의 n형 웰(103)을 VPP 전원에 고정시켜야 하는 것이다. 다시 말하면 코어영역 내의 모든 PMOS트랜지스터의 백(back) 바이어스는 VPP 이다. 때문에 코어영역 내에서 소스 전위를 VPP 보다 낮게 사용하는 PMOS트랜지스터는 상대적으로 불필요하게 높은 백 바이어스 전위에 따라 바디 효과(body effect)가 발생한다. 이는 불필요하게 높은 문턱전압(Vt)를 야기하여 PMOS트랜지스터의 특성을 열화시킨다. 특히 비트라인 센스앰프, 드랜스퍼 스위치 를 구성하는 PMOS트랜지스터의 특성이 저하되므로 DRAM 회로의 고속 동작 및 마진성 페일(fail)을 증가시키는 원인이 된다. A disadvantage of the prior art is that the n-type well 103 in the core region must be fixed to the VPP power supply. In other words, the back bias of all PMOS transistors in the core region is VPP. Therefore, a PMOS transistor using a source potential lower than VPP in the core region has a body effect due to a relatively unnecessarily high back bias potential. This causes an unnecessarily high threshold voltage (Vt), which degrades the characteristics of the PMOS transistor. In particular, the characteristics of the PMOS transistors constituting the bit line sense amplifier and the transfer switch are deteriorated, which causes high-speed operation and marginal failure of the DRAM circuit.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 코어영역의 PMOS트랜지스터에 VPP 전원에 고정되지 않은 다양한 백 바이어스를 적용 가능하도록 하므로서 VPP 전위 보다 낮은 소스 전원을 사용하는 PMOS트랜지스터들의 열화를 방지하는 DRAM을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and it is possible to apply various back biases that are not fixed to the VPP power source to the PMOS transistor in the core region, and thus, PMOS transistors using a source power source having a VPP potential lower than the VPP potential. The purpose is to provide a DRAM that prevents deterioration.

상기 목적을 달성하기 위하여 본 발명의 DRAM은 다수의 트랜지스터들을 구비하는 코어영역과 다수의 트랜지스터들을 구비하는 주변영역을 갖는 DRAM에 있어서, 제1도전형의 기판; 상기 주변영역의 상기 기판 내에 형성된 제2도전형의 제1웰; 상기 제1웰내에 각기 형성된 제2도전형의 제2웰 및 제1도전형의 제3웰; 및 상기 코어영역의 상기 기판 내에 형성된 제2도전형의 제4웰 및 제1도전형의 제5웰을 포함한다.In order to achieve the above object, a DRAM of the present invention is a DRAM having a core region having a plurality of transistors and a peripheral region having a plurality of transistors, the DRAM comprising: a substrate of a first conductivity type; A first well of a second conductive type formed in said substrate of said peripheral region; A second well of a second conductive type and a third well of a first conductive type respectively formed in the first well; And a fourth well of a second conductive type and a fifth well of a first conductive type formed in the substrate of the core region.

그리고, 코어영역의 상기 기판 내에 형성된 제2도전형의 제4웰은 PMOS트랜지스터의 바디를 구성하는 웰이고, 상기 코어영역을 구성하는 회로별로 PMOS트랜지스터 들에 다양한 백 바이어스가 사용되도록 , 상기 코어영역을 구성하는 회로별로 PMOS트랜지스터이 형성되는 웰은 서로 분리되어 별도의 웰 픽업 확산영역을 통해 다양한 벌크 바이어스를 인가받는 것을 특징으로 한다. The fourth well of the second conductivity type formed in the substrate of the core region is a well constituting the body of the PMOS transistor, and the core region is configured such that various back biases are used in the PMOS transistors for each circuit constituting the core region. Wells in which the PMOS transistors are formed for each circuit constituting the circuit are separated from each other, and various bulk biases are applied through separate well pickup diffusion regions.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명을 첨부된 도면을 참조하여 설명하기로 한다. DETAILED DESCRIPTION Hereinafter, the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도 2는 본 발명에 따른 DRAM의 웰 구조를 보여준다.2 shows a well structure of a DRAM according to the present invention.

도 2를 참조하면, DRAM은 P형 기판(201) 상에 구현된다.Referring to FIG. 2, a DRAM is implemented on a P-type substrate 201.

DRAM의 주변영역에서는 p형 기판(201) 내에 딥(deep) n형 웰(202)이 형성되고, 딥 n형 웰(202) 내에 PMOS트랜지스터를 위한 n형 웰(203)과 NMOS트랜지스터를 위한 p형 웰(204)이 각기 형성된다. 딥 n형 웰(202)은 딥 n형 웰(202)의 픽업 확산영역(205)를 통해서 VDD 전원이 인가된다.In the peripheral area of the DRAM, a deep n-type well 202 is formed in the p-type substrate 201, and an n-type well 203 for a PMOS transistor and a p for an NMOS transistor are formed in the deep n-type well 202. Type wells 204 are formed, respectively. The deep n-type well 202 is supplied with VDD power through the pick-up diffusion region 205 of the deep n-type well 202.

주변영역의 n형 웰(203) 내에는 PMOS트랜지스터의 p+ 소스/드레인확산영역(206)과 n+ 픽업 확산영역(207)이 형성되게 된다. n+ 픽업 확산영역(207)을 통해서 주변영역의 PMOS트랜지스터에는 VDD의 백 바이어스가 고정적으로 인가된다.The p + source / drain diffusion region 206 and the n + pickup diffusion region 207 of the PMOS transistor are formed in the n-type well 203 of the peripheral region. The back bias of VDD is fixedly applied to the PMOS transistor in the peripheral region through the n + pickup diffusion region 207.

주변영역의 p형 웰(204) 내에는 NMOS트랜지스터의 n+ 소스/드레인확산영역(208)과 p+ 픽업 확산영역(209)이 형성되게 된다. p+ 픽업 확산영역(209)을 통해서 주변영역의 NMOS트랜지스터에는 VSS의 백 바이어스가 인가된다.The n + source / drain diffusion region 208 and the p + pickup diffusion region 209 of the NMOS transistor are formed in the p-type well 204 of the peripheral region. The back bias of VSS is applied to the NMOS transistors in the peripheral region through the p + pickup diffusion region 209.

코어영역에는 p형 기판(201) 내에 딥 n형 웰 없이 PMOS트랜지스터를 위한 n형 웰(222)과 NMOS트랜지스터를 위한 p형 웰(221)이 각기 형성된다. In the core region, the n-type well 222 for the PMOS transistor and the p-type well 221 for the NMOS transistor are formed in the p-type substrate 201 without the deep n-type well.

코어영역의 n형 웰(222) 내에는 PMOS트랜지스터의 p+ 소스/드레인확산영역(223)과 n+ 픽업 확산영역(224)이 형성되게 된다. n+ 픽업 확산영역(224)에는 딥 n형 웰 없으므로 VPP, VDDCLP, Vcore 등 VBB보다 높은 전위의 다양한 전원을 사용할 수 있다.The p + source / drain diffusion region 223 and the n + pickup diffusion region 224 of the PMOS transistor are formed in the n-type well 222 of the core region. Since the n + pick-up diffusion region 224 has no deep n-type well, various power sources having a higher potential than VBB, such as VPP, VDDCLP, and Vcore, may be used.

즉, 코어영역을 구성하는 회로에 따라서 그들을 구성하는 PMOS트랜지스터의백 바이어스를 다양하게 적용할 수 있고, 이에 의해 특히 비트라인 센스앰프와 같은 VPP 보다 낮은 전위의 소스전원을 사용하는 PMOS트랜지스터의 열화를 방지할 수 있다.That is, the back bias of the PMOS transistors constituting the core region can be variously applied according to the circuit constituting the core region, thereby degrading the PMOS transistors using a source power source having a lower potential than the VPP such as a bit line sense amplifier. You can prevent it.

코어영역의 p형 웰(221) 내에는 NMOS트랜지스터의 n+ 소스/드레인확산영역(225)과 p+ 픽업 확산영역(126)이 형성되게 된다. p+ 픽업 확산영역(226)에는 VBB 전원이 인가된다.The n + source / drain diffusion region 225 and the p + pick-up diffusion region 126 of the NMOS transistor are formed in the p-type well 221 of the core region. VBB power is applied to the p + pickup diffusion region 226.

상술한 바와 같이 본 발명에 따른 DRAM의웰 구조에서, 코어영역 전체는 딥 n형 웰로 감싸여져 있지 않다. 따라서, 코어영역의 PMOS트랜지스터가 형성되는 n형 웰(222)은 회로에 사용되는 PMOS트랜지스터들의 웰 별로 각각 분리할 수 있고, 또한 분리된 웰에 각각의 PMOS 특성에 맞도록 백 바이어스를 적용할 수 있다.As described above, in the well structure of a DRAM according to the present invention, the entire core region is not surrounded by a deep n-type well. Accordingly, the n-type well 222 in which the PMOS transistors of the core region are formed may be separated for each well of the PMOS transistors used in the circuit, and the back bias may be applied to the separated wells to match the respective PMOS characteristics. have.

한편, 주변영역의 모든 PMOS트랜지스터는 백 바이어스가 VDD가 되는 단점이 있지만, 주변영역의 PMOS트랜지스터들은 대부분 VDD전원을 사용하고 있고, 혹 주변영역의 일부 PMOS트랜지스터들의 소스전원이 VDD가 아니라 하더라도 이들 PMOS트랜지스터의 특성 열화가 전체적인 DRAM 회로에 미치는 영향이 코어영역에서 보다는 극히 적다.On the other hand, all PMOS transistors in the peripheral area have a disadvantage that the back bias is VDD. However, most PMOS transistors in the peripheral area use VDD power, or some PMOS transistors in the peripheral area are not PDD even if the source power is not VDD. The deterioration of transistor characteristics on the overall DRAM circuit is much less than in the core region.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

전술한 본 발명은 DRAM의 웰 구조에서, 코어영역 전체는 딥 n형 웰로 감싸여져 있지 않다. 따라서, 코어영역의 PMOS트랜지스터가 형성되는 n형 웰은 회로에 사용되는 PMOS트랜지스터들의 웰 별로 각각 분리할 수 있고, 또한 분리된 각 웰에 각각의 PMOS 특성에 맞도록 백 바이어스를 적용할 수 있다.In the above-described invention, in the DRAM well structure, the entire core region is not surrounded by the deep n-type well. Therefore, the n-type wells in which the PMOS transistors of the core region are formed may be separated for each well of the PMOS transistors used in the circuit, and the back bias may be applied to each of the separated wells to match the respective PMOS characteristics.

특히, 비트라인 센스앰프, 트랜스퍼 스위치 등을 구성하는 트랜지스터들 중에서는 소스전원으로서 VPP보다 낮은 전원을 사용하는 코어 영역의 PMOS트랜지스터들도 존재하게 되는 바, 이러한 PMOS트랜지스터들의 벌크(bulk) 바이어스를 소스전원에 대응하도록 다양하게 사용할 수 있다.In particular, among the transistors constituting the bit line sense amplifier, the transfer switch, etc., there are also PMOS transistors in the core region that use a power supply lower than VPP as the source power source, and the bulk bias of these PMOS transistors is sourced. Can be used in various ways to correspond to the power supply.

도 1은 종래 기술에 따른 DRAM의 웰 구조를 보여주는 단면도.1 is a cross-sectional view showing a well structure of a DRAM according to the prior art.

도 2는 본 발명에 따른 DRAM의 웰 구조를 보여주는 단면도. 2 is a cross-sectional view showing a well structure of a DRAM according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

201 : p형 기판201: p-type substrate

202 : 주변영역의 딥(deep) n형 웰202: deep n-type well in the surrounding area

203 : 주변영역의 PMOS트랜지스터를 위한 n형 웰203: n type well for the PMOS transistor in the peripheral region

204 : 주변영역의 NMOS트랜지스터를 위한 p형 웰204 p type well for NMOS transistor in peripheral region

205 : 주변영역의 딥 n형 웰의 n+ 픽업 확산영역205: n + pickup diffusion region of the deep n-type well in the peripheral region

206 : 주변영역의 PMOS트랜지스터를 위한 p+ 소스/드레인확산영역206: p + source / drain diffusion region for the PMOS transistor in the peripheral region

207 : 주변영역의 n형 웰의 n+ 픽업 확산영역207: n + pickup diffusion region of the n-type well in the peripheral region

208 : 주변영역의 NMOS트랜지스터를 위한 n+ 소스/드레인확산영역208: n + source / drain diffusion region for the NMOS transistor in the peripheral region

209 : 주변영역의 p형 웰의 p+ 픽업 확산영역209: p + pick-up diffusion region of the p-type well in the peripheral region

221 : 코어영역의 NMOS트랜지스터를 위한 p형 웰221: p type well for NMOS transistor in core region

222 : 코어영역의 PMOS트랜지스터를 위한 n형 웰 222 n-type well for PMOS transistor in the core region

223 : 코어영역의 PMOS트랜지스터를 위한 p+ 소스/드레인확산영역223: p + source / drain diffusion region for the PMOS transistor in the core region

224 : 코어영역의 n형 웰의 n+ 픽업 확산영역224: n + pickup diffusion region of the n-type well of the core region

225 : 코어영역의 NMOS트랜지스터를 위한 n+ 소스/드레인확산영역225: n + source / drain diffusion region for the NMOS transistor in the core region

226 : 코어영역의 p형 웰의 p+ 픽업 확산영역 226: p + pick-up diffusion region of the p-type well of the core region