KR20060059116A - Analog output sink generator for flexible high definition television - Google Patents

디지털 영상 신호, 수직 동기 신호, 수평 동기 신호, 픽셀 클록을 수신하는 수신부, 수직 동기 신호 라인을 구성하는 타이밍을 설정하기 위한 적어도 하나의 레지스터를 포함한 제 1 레지스터부, 영상 신호 라인을 구성하는 타이밍을 설정하기 위한 적어도 하나의 레지스터를 포함한 제 2 레지스터부, 수직 동기 신호를 입력받아서 제 1 레지스터부에 포함된 레지스터들의 값과 픽셀 클록에 응답하여 타이밍이 조절된 수직 동기 신호 라인을 생성하는 수직 동기 신호 라인 생성부, 및 디지털 영상 신호를 입력받아서 제 2 레지스터부에 포함된 레지스터들의 값과 픽셀 클록에 응답하여 타이밍이 조절된 영상 신호 라인을 생성하는 영상 신호 라인 생성부를 포함하여 고화질 텔레비전의 아날로그 출력 싱크 발생기를 구성한다. 따라서, 국가별 고화질 텔레비전 규격에 유연하게 대응할 수 있도록 하여, 반복적인 하드웨어 설계를 방지하고 신속한 제품화를 이룰 수 있다.
A first register section including a digital video signal, a vertical sync signal, a horizontal sync signal, a receiver for receiving a pixel clock, at least one register for setting timing for configuring a vertical sync signal line, and timing for configuring a video signal line. A second register section including at least one register for setting, a vertical sync signal receiving a vertical sync signal to generate a vertically synchronized signal line whose timing is adjusted in response to a pixel clock and a value of the registers included in the first register section; An analog output sink of a high definition television including a line generator and a video signal line generator for receiving a digital video signal and generating a timing-adjusted video signal line in response to a pixel clock and a value of the registers included in the second register; Configure the generator. Therefore, it is possible to flexibly cope with the national high-definition television standard, it is possible to prevent the repetitive hardware design and achieve a rapid commercialization.

유연성있는 고화질 텔레비전의 아날로그 출력 싱크 발생기{FLEXIBLE HDTV SYNCHRONIZATION VIDEO SIGNAL GENERATOR} FLEXIBLE HDTV SYNCHRONIZATION VIDEO SIGNAL GENERATOR             

도1은 HDTV의 아날로그 비디오 신호 생성 과정을 도시한 블록도이다.1 is a block diagram illustrating an analog video signal generation process of an HDTV.

도2a와 도2b는 미국의 DTV 방식과 중국 및 호주의 DTV 방식에 따른 1080i 모드의 출력 포맷을 도시한 타이밍도이다. 2A and 2B are timing diagrams showing an output format of a 1080i mode according to the US DTV method and the Chinese and Australian DTV methods.

도3a와 도3b는 미국의 DTV 방식의 480p 모드의 출력 포맷과 중국 및 호주의 DTV 방식의 576p 모드의 출력 포맷을 도시한 타이밍도이다.3A and 3B are timing diagrams illustrating an output format of a 480p mode of a DTV system in the United States and an 576p mode of a DTV system in China and Australia.

도4는 인터레이스 출력 모드에서 트라이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다. 4 is a timing diagram illustrating a register set that defines the vertical sync signal line timing of a tri level sync video signal output in an interlace output mode.

도5는 프로그레시브 출력 모드에서 트라이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.Figure 5 is a timing diagram illustrating a register set that defines the vertical sync signal line timing of a tri level sync video signal output in progressive output mode.

도6은 트라이 레벨 싱크 비디오 신호 출력의 영상 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.6 is a timing diagram illustrating a register set that defines the video signal line timing of the tri level sync video signal output.

도7은 바이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.7 is a timing diagram illustrating a register set that defines the vertical synchronization signal line timing of a bi-level sync video signal output.

도8은 바이 레벨 싱크 비디오 신호 출력의 영상 신호 라인 타이밍을 정의하 는 레지스터 셋을 예시한 타이밍도이다.FIG. 8 is a timing diagram illustrating a register set that defines the video signal line timing of a bi-level sync video signal output.

도9는 본 발명의 고화질 텔레비전 아날로그 출력 장치 싱크 발생기의 블록도이다.
9 is a block diagram of a high definition television analog output device sink generator of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

901: 수신부901: receiver

902: 수직 동기 신호 라인 생성부 903: 영상 신호 라인 생성부902: vertical synchronization signal line generation unit 903: video signal line generation unit

904: 레지스터부 907: 합산부904: Register section 907: Summing section

AVIDEO: 아날로그 영상 신호 AVIDEO: analog video signal

DVIDEO: 디지털 영상 신호 DVIDEO: digital video signal

VSYNC: 수직 동기 신호 HSYNC: 수평 동기 신호VSYNC: vertical sync signal HSYNC: horizontal sync signal

PCLOCK: 픽셀 클록
PCLOCK: Pixel Clock

본 발명은 고화질 텔레비전의 아날로그 출력 기술에 대한 것으로 특히 국가별 고화질 텔레비전 규격에 유연하게 대응할 수 있는 고화질 텔레비전의 아날로그 출력 싱크 발생기에 관한 것이다.
The present invention relates to an analog output technology of a high definition television, and more particularly, to an analog output sink generator of a high definition television capable of flexibly responding to a national high definition television standard.

디지털 고화질 텔레비전(HDTV; High Definition TV)은 종래의 NTSC, PAL, SECAM등의 아날로그 TV에 비해서 더 많은 주사선과 16:9의 화면 종횡비(aspect ratio)를 가지고 약 다섯 배의 프레임(frame)당 화소 수를 가진 영상을 재현한다.Digital high definition televisions (HDTVs) have about five times the pixels per frame with more scanning lines and 16: 9 aspect ratio than analog TVs such as NTSC, PAL and SECAM. Reproduce the image with the number.

현존하는 대부분의 HDTV 칩들은 수신한 HDTV 영상 신호를 복조하고, 디코딩하는 과정을 거쳐서 ITU-R BT.656등의 포맷으로 디지털 영상 데이터를 출력하고, 수직 동기 신호 및 수평 동기 신호를 별도로 출력한다. Most existing HDTV chips demodulate and decode received HDTV video signals to output digital video data in ITU-R BT.656 format, and output vertical and horizontal sync signals separately.

이러한 디지털 영상 데이터는 수직 동기 신호와 수평 동기 신호를 기준으로 트라이 레벨 싱크(tri-level sync) 또는 바이 레벨 싱크(bi-level sync)를 타이밍에 맞게 영상 데이터와 함께 구성한 후 디지털 아날로그 변환기(digital to analog converter)에 의해서 아날로그 신호로 변환되어 HD 모니터에 의해서 출력된다. The digital image data is composed of a tri-level sync or bi-level sync with the image data based on the vertical sync signal and the horizontal sync signal based on timing, and then a digital to analog converter. It is converted into analog signal by analog converter and output by HD monitor.

도1은 HDTV의 아날로그 비디오 신호 생성 과정을 도시한 블록도이다.1 is a block diagram illustrating an analog video signal generation process of an HDTV.

도1을 참조하면, 디지털 영상 신호(DVIDEO), 수직 동기 신호(VSYNC) 및 수평 동기 신호(HSYNC)는 싱크 발생기(102)로 입력된다. 상기 디지털 영상 신호(DVIDEO)는 예를 들면, ITU-R BT.656 등의 포맷을 준수한 디지털 영상 신호일 수 있고, MPEG2와 같은 압축된 영상 데이터를 디코딩한 후 영상 처리를 한 디지털 영상 신호일 수 있다. Referring to FIG. 1, the digital video signal DVIDEO, the vertical sync signal VSYNC, and the horizontal sync signal HSYNC are input to the sink generator 102. The digital video signal DVIDEO may be, for example, a digital video signal that conforms to a format such as ITU-R BT.656, or may be a digital video signal that is subjected to image processing after decoding compressed video data such as MPEG2.

싱크 발생기(102)에서는 상기 디지털 영상 신호(DVIDEO)와 별도로 입력된 수직 동기 신호(VSYNC)와 수평 동기 신호(HSYNC)를 통합하여 타이밍이 조절된 아날로그 출력용 디지털 비디오 신호(SYNC_DVIDEO)를 출력한다. 여기에서 상기 아날로그 출력용 디지털 비디오 신호(SYNC_DVIDEO)는 트라이 레벨 싱크 비디오 신호 또는 바 이 레벨 싱크 비디오 신호를 포함한다. 상기 트라이 레벨 싱크 비디오 신호와 바이 레벨 싱크 비디오 신호를 생성하는 타이밍들은 디스플레이 프레임율(frame rate)에 따라서 달라지게 된다. 예를 들면 국가별 D-TV의 규격에 따라서 달라지게 된다.The sync generator 102 integrates the vertical sync signal VSYNC and the horizontal sync signal HSYNC separately input from the digital video signal DVIDEO to output the digital video signal SYNC_DVIDEO for analog timing. The analog video digital video signal SYNC_DVIDEO may include a tri level sync video signal or a bi level sync video signal. Timings for generating the tri-level sync video signal and the bi-level sync video signal vary according to the display frame rate. For example, it depends on the national D-TV specification.

상기 아날로그 출력용 디지털 비디오 신호(SYNC_DVIDEO)는 디지털 아날로그 변환부(digital to analog converter; 101)에 의하여 아날로그 출력용 비디오 신호(SYNC_AVIDEO)로 변환되어 HD 모니터를 통하여 출력된다. The analog output digital video signal SYNC_DVIDEO is converted into an analog output video signal SYNC_AVIDEO by a digital to analog converter 101 and output through the HD monitor.

도2a와 도2b는 미국의 DTV 방식과 중국 및 호주의 DTV 방식에 따른 1080i 모드의 출력 포맷을 도시한 타이밍도이다.2A and 2B are timing diagrams showing an output format of a 1080i mode according to the US DTV method and the Chinese and Australian DTV methods.

미국의 DTV 방식은 60Hz의 프레임율을 가지고 있으며, 수직 동기 신호 및 수평 동기 신호 부분과 영상 데이터가 실리는 부분은 60Hz의 프레임율에 준하여 타이밍이 조절된다. The US DTV system has a frame rate of 60 Hz, and the timing is adjusted in accordance with the frame rate of 60 Hz for the vertical sync signal, the horizontal sync signal part and the video data part.

도2a를 참조하면, 1080i(비월주사모드; interlaced) 모드의 경우에 트라이 레벨 싱크 비디오 신호가 출력되며, 미국 DTV 방식에 준한 수직 동기 신호 라인(201)과 영상 신호 라인(202)의 타이밍 구성을 알 수 있다.Referring to FIG. 2A, a tri-level sync video signal is output in the 1080i (interlaced) mode, and the timing configuration of the vertical synchronization signal line 201 and the image signal line 202 according to the US DTV method is shown. Able to know.

반면에 중국 및 호주의 DTV 방식은 50Hz의 프레임율을 가지고 있으며, 수직 동기 신호 및 수평 동기 신호 부분과 영상 데이터가 실리는 부분은 50Hz의 프레임율에 준하여 타이밍이 조절된다. On the other hand, the DTV system in China and Australia has a frame rate of 50 Hz, and the timing is adjusted in accordance with the frame rate of 50 Hz for the vertical sync signal, the horizontal sync signal part and the video data part.

도2b를 참조하면, 중국 및 호주의 DTV 방식을 준수할 경우의 아날로그 출력의 타이밍을 알 수 있다. 마찬가지로, 1080i 모드의 경우에 트라이 레벨 싱크 비디오 신호가 출력되며, 수직 동기 신호 라인(203)과 영상 신호 라인(204)의 타이밍 구성을 알 수 있다.Referring to Figure 2b, it can be seen the timing of the analog output when complying with the DTV system of China and Australia. Similarly, in the 1080i mode, the tri-level sync video signal is output, and the timing configuration of the vertical sync signal line 203 and the video signal line 204 can be known.

상기 도2a와 도2b에서 예시한 1080i 모드의 경우와 유사하게 720p(순차주사; progressive) 모드의 경우에 있어서도 미국의 DTV 방식과 중국 및 호주의 DTV 방식에 있어서는 아날로그 비디오 신호의 타이밍 구성이 달라지게 된다. Similarly to the 1080i mode illustrated in FIGS. 2A and 2B, in the case of the 720p (progressive) mode, the timing configuration of the analog video signal is different in the DTV method of the US and the DTV method of China and Australia. do.

도3a와 도3b는 미국의 DTV 방식의 480p 모드의 출력 포맷과 중국 및 호주의 DTV 방식의 576p 모드의 출력 포맷을 도시한 타이밍도이다.3A and 3B are timing diagrams illustrating an output format of a 480p mode of a DTV system in the United States and an 576p mode of a DTV system in China and Australia.

도3a를 참조하면, 미국의 DTV 방식에 있어서, 480p 모드의 경우에 바이 레벨 싱크 비디오 신호가 출력되며, 수직 동기 신호 라인(301)과 영상 신호 라인(302)의 타이밍 구성을 알 수 있다.Referring to FIG. 3A, the bi-level sync video signal is output in the 480p mode in the US DTV system, and the timing configuration of the vertical synchronization signal line 301 and the image signal line 302 can be seen.

도3b를 참조하면, 중국 및 호주의 DTV 방식을 준수할 경우의 아날로그 비디오 신호의 타이밍을 알 수 있다. 마찬가지로, 576p 모드의 경우에 바이 레벨 싱크 비디오 신호가 출력되며, 수직 동기 신호 라인(303)과 영상 신호 라인(304)의 타이밍 구성을 알 수 있다.Referring to Figure 3b, it can be seen that the timing of the analog video signal when complying with the DTV method of China and Australia. Similarly, in the case of the 576p mode, the bi-level sync video signal is output, and the timing configuration of the vertical sync signal line 303 and the video signal line 304 can be known.

이상에서 살펴본 바와 같이, 중국 및 호주는 미국의 DTV 방식과는 달리 디스플레이 프레임율이 60Hz가 아니라 50Hz를 표준으로 하고 있다. 따라서 50Hz 규격에 맞는 아날로그 비디오 신호를 발생하여야만 중국 및 호주의 DTV 규격에 적절히 대응할 수 있다. 일반적으로 출력 규격은 공통적으로 정해져 있지만 중국처럼 국가별로 세부 규격 사항을 다르게 가져가는 경우도 있다.As described above, unlike the US DTV system, China and Australia have a display frame rate of 50 Hz instead of 60 Hz. Therefore, it is necessary to generate an analog video signal conforming to the 50 Hz standard so that it can cope with the DTV standard of China and Australia. In general, the output specifications are set in common, but there are cases where detailed specifications are different from country to country like China.

따라서, 국가별로 출력 규격이 다르게 정해지는 경우에 있어서, 하드웨어의 설계를 반복하여야 하는 문제점과, 국가별로 규격의 확정이 늦어질 경우에 이에 따 른 대응이 늦어질 수 있다는 문제점이 있다.
Therefore, when the output specifications are determined differently for each country, there is a problem in that the design of the hardware must be repeated, and the corresponding response may be delayed when the specification is delayed for each country.

상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 출력 포맷이 다른 아날로그 비디오 신호의 규격에 유연성있게 대응할 수 있는 고화질 텔레비전 아날로그 출력 장치의 싱크 발생기를 제공하는데 있다.       SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a sink generator of a high definition television analog output device capable of flexibly responding to specifications of analog video signals having different output formats.

본 발명의 또 다른 목적은 출력 포맷이 다른 아날로그 비디오 신호의 규격에 유연성있게 대응할 수 있는 유연한 고화질 텔레비전 아날로그 출력 장치를 제공하는데 있다.
It is still another object of the present invention to provide a flexible high definition television analog output device capable of flexibly responding to specifications of analog video signals having different output formats.

상기 목적을 달성하기 위해 본 발명은, 디지털 영상 신호, 수직 동기 신호, 수평 동기 신호, 픽셀 클록을 수신하는 수신부, 수직 동기 신호 라인을 구성하는 타이밍을 설정하기 위한 적어도 하나의 레지스터를 포함한 제 1 레지스터부, 영상 신호 라인을 구성하는 타이밍을 설정하기 위한 적어도 하나의 레지스터를 포함한 제 2 레지스터부, 수직 동기 신호를 입력받아서 상기 제 1 레지스터부에 포함된 레지스터들의 값과 상기 픽셀 클록에 응답하여 타이밍이 조절된 수직 동기 신호 라인을 생성하는 수직 동기 신호 라인 생성부, 및 상기 디지털 영상 신호를 입력받아서 상기 제 2 레지스터부에 포함된 레지스터들의 값과 상기 픽셀 클록에 응답하여 타이밍이 조절된 영상 신호 라인을 생성하는 영상 신호 라인 생성부를 구비한 고화질 텔레비전의 아날로그 출력 싱크 발생기를 제공한다.In order to achieve the above object, the present invention provides a first register including a digital image signal, a vertical synchronization signal, a horizontal synchronization signal, a receiver for receiving a pixel clock, and at least one register for setting timings for configuring vertical synchronization signal lines. A second register unit including at least one register for setting timings constituting the image signal line; a timing in response to the pixel clock and a value of registers included in the first register unit by receiving a vertical synchronization signal; A vertical synchronization signal line generator for generating an adjusted vertical synchronization signal line, and an image signal line whose timing is adjusted in response to the pixel clock and the values of the registers included in the second register by receiving the digital image signal; Analog of high-definition television with video signal line generator Provide an output sink generator.

여기에서, 상기 수직 동기 신호 라인과 상기 영상 신호 라인은 트라이 레벨 싱크 형태 또는 바이 레벨 싱크 형태로 출력될 수 있다.
Here, the vertical sync signal line and the video signal line may be output in a tri level sync form or a bi level sync form.

상기 다른 목적을 달성하기 위해 본 발명은, 디지털 영상 신호, 수직 동기 신호, 수평 동기 신호 및 픽셀 클록을 입력받아 아날로그 출력용 디지털 비디오 신호를 출력하는 싱크 발생기, 및 상기 아날로그 출력용 디지털 비디오 신호를 디지털-아날로그 변환하여 아날로그 출력용 비디오 신호를 출력하는 디지털 아날로그 변환부를 포함하고, 상기 싱크 발생기는 상기 디지털 영상 신호, 상기 수직 동기 신호, 상기 수평 동기 신호, 상기 픽셀 클록을 수신하는 수신부, 수직 동기 신호 라인을 구성하는 타이밍을 설정하기 위한 적어도 하나의 레지스터를 포함한 제 1 레지스터부, 영상 신호 라인을 구성하는 타이밍을 설정하기 위한 적어도 하나의 레지스터를 포함한 제 2 레지스터부, 상기 수직 동기 신호를 입력받아서 상기 제 1 레지스터부에 포함된 레지스터들의 값과 상기 픽셀 클록에 응답하여 타이밍이 조절된 수직 동기 신호 라인을 생성하는 수직 동기 신호 라인 생성부, 상기 디지털 영상 신호를 입력받아서 상기 제 2 레지스터부에 포함된 레지스터들의 값과 상기 픽셀 클록에 응답하여 타이밍이 조절된 영상 신호 라인을 생성하는 영상 신호 라인 생성부, 및 상기 수직 동기 신호 라인과 상기 영상 신호 라인을 스위칭하여 아날로그 출력용 디지털 비디오 신호를 출력하는 합산부를 포함하여 구성된 것을 특징으로 하는 고화질 텔레비전의 아날로그 출력 장치를 제공한다.
In order to achieve the above object, the present invention provides a digital signal, a sink generator for receiving a digital image signal, a vertical synchronization signal, a horizontal synchronization signal, and a pixel clock to output a digital video signal for analog output, and a digital-analog signal for the analog output digital video signal. And a digital analog converter for converting and outputting a video signal for analog output, wherein the sync generator comprises a receiver for receiving the digital image signal, the vertical synchronization signal, the horizontal synchronization signal, and the pixel clock, and a vertical synchronization signal line. A first register unit including at least one register for setting timing, a second register unit including at least one register for setting timing for configuring a video signal line, and receiving the vertical synchronization signal and receiving the first register unit Regis included in A vertical synchronizing signal line generator for generating a timing-synchronized vertical synchronizing signal line in response to the value of the? And the pixel clock, and receiving the digital image signal to the value of the registers included in the second register unit and the pixel clock; And a video signal line generator for generating a timing-adjusted video signal line, and an adder for switching the vertical synchronization signal line and the video signal line to output a digital video signal for analog output. Provides an analog output device of a television.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서는 출력 신호의 싱크 형태별로 트라이 레벨 싱크인 경우와 바이 레벨 싱크인 경우로 나누고, 다시 출력 포맷이 인터레이스 모드인지 프로그레시브 모드인지에 따라서 분리하도록 한다. 수직 동기 신호 라인 및 영상 신호 라인을 구성하는 세부 타이밍은 별도의 레지스터 셋을 준비하여 레지스터 셋을 설정함으로써 제품의 세부 규격을 유연성있게 반영할 수 있도록 한다.According to the present invention, the output signal is divided into tri-level sync and bi-level sync according to the sync type of the output signal, and separated according to whether the output format is an interlace mode or a progressive mode. The detailed timing that constitutes the vertical sync signal line and the video signal line prepares a separate register set and sets the register set to flexibly reflect the detailed specifications of the product.

도4는 인터레이스 출력 모드에서 트라이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.4 is a timing diagram illustrating a register set that defines the vertical sync signal line timing of a tri level sync video signal output in an interlace output mode.

도4를 참조하면, 인터레이스 출력 모드, 예를 들면 1080i 모드에서의 트라이 레벨 싱크 비디오 신호의 수직 동기 신호 라인을 구성하는 타이밍은 네 개의 레지스터(REG1, REG2, REG3, REG4)에 의해서 모두 정의될 수 있음을 알 수 있다.Referring to FIG. 4, the timing constituting the vertical synchronization signal line of the tri-level sync video signal in the interlace output mode, for example, 1080i mode, can be defined by all four registers REG1, REG2, REG3, and REG4. It can be seen that.

도5는 프로그레시브 출력 모드에서 트라이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.Figure 5 is a timing diagram illustrating a register set that defines the vertical sync signal line timing of a tri level sync video signal output in progressive output mode.

도5를 참조하면, 프로그레시브 출력 모드, 예를 들면 720p 모드에서의 트라이 레벨 싱크 비디오 신호의 수직 동기 신호 라인을 구성하는 타이밍은 상기 도4의 경우와 마찬가지로 네 개의 레지스터(REG5, REG6, REG7, REG8)에 의해서 모두 정의될 수 있음을 알 수 있다. Referring to FIG. 5, the timing of configuring the vertical sync signal line of the tri-level sync video signal in the progressive output mode, for example, 720p mode, is the same as in the case of FIG. 4, and the four registers (REG5, REG6, REG7, and REG8). It can be seen that both can be defined by).                     

도6은 트라이 레벨 싱크 비디오 신호 출력의 영상 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.6 is a timing diagram illustrating a register set that defines the video signal line timing of the tri level sync video signal output.

도6을 참조하면, 인터레이스 출력 모드와 프로그레시브 출력 모드, 양 경우에 있어서, 영상 신호 라인을 구성하는 타이밍은 네 개의 레지스터(REG9, REG10, REG11, REG12)에 의해서 모두 정의될 수 있음을 알 수 있다.Referring to FIG. 6, it can be seen that in the interlace output mode and the progressive output mode, in both cases, the timing constituting the video signal line can be defined by all four registers REG9, REG10, REG11, and REG12. .

도7은 바이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.7 is a timing diagram illustrating a register set that defines the vertical synchronization signal line timing of a bi-level sync video signal output.

도7을 참조하면, 미국 DTV 방식에 있어서의 480p 모드 출력과 중국 및 호주 DTV 방식의 576p 모드 출력의 바이 레벨 싱크 비디오 신호 출력의 수직 동기 신호 라인을 구성하는 타이밍은 세 개의 레지스터(REG13, REG14, REG15)에 의해서 모두 정의될 수 있음을 알 수 있다.Referring to FIG. 7, the timing constituting the vertical sync signal line of the bi-level sync video signal output of the 480p mode output in the US DTV system and the 576p mode output in the Chinese and Australian DTV systems is shown in three registers (REG13, REG14, It can be seen that all can be defined by REG15).

도8은 바이 레벨 싱크 비디오 신호 출력의 영상 신호 라인 타이밍을 정의하는 레지스터 셋을 예시한 타이밍도이다.FIG. 8 is a timing diagram illustrating a register set that defines video signal line timing of a bi-level sync video signal output.

도8을 참조하면, 미국 DTV 방식에 있어서의 480p 모드 출력과 중국 및 호주 DTV 방식의 576p 모드 출력의 바이 레벨 싱크 비디오 신호 출력의 영상 신호 라인을 구성하는 타이밍은 네 개의 레지스터(REG16, REG17, REG18, REG19)에 의해서 모두 정의될 수 있음을 알 수 있다.Referring to FIG. 8, the timing constituting the video signal lines of the bi-level sync video signal output of the 480p mode output in the US DTV system and the 576p mode output in the Chinese and Australian DTV systems is divided into four registers (REG16, REG17, and REG18). , REG19) can all be defined.

도9는 본 발명의 고화질 텔레비전 아날로그 출력 장치 싱크 발생기의 블록도이다.9 is a block diagram of a high definition television analog output device sink generator of the present invention.

도9를 참조하면, 본 발명의 싱크 발생기(900)는 수신부(901), 수직 동기 신 호 라인 생성부(902), 영상 신호 라인 생성부(903), 레지스터부(904) 및 합산부(907)를 포함하여 구성된다.9, the sink generator 900 of the present invention includes a receiver 901, a vertical synchronous signal line generator 902, an image signal line generator 903, a register unit 904, and an adder 907. It is configured to include).

수신부(901)는 압축된 데이터를 디코딩, 영상 처리한 디지털 영상 신호(DVIDEO)와 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 픽셀 클록(PCLOCK)을 수신한다.The receiver 901 receives the digital video signal DVIDEO, the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the pixel clock PCLOCK which have decoded and imaged the compressed data.

수직 동기 신호 라인 생성부(902)는 수신부(901)에서 수신한 수직 동기 신호(VSYNC)와 내부에서 발생시킨 블랭크(blank) 신호를 이용하고 픽셀 클록(PCLOCK)에 응답하여 수직 동기 신호 라인을 생성한다.The vertical sync signal line generator 902 generates a vertical sync signal line in response to the pixel clock PCLOCK by using the vertical sync signal VSYNC received from the receiver 901 and a blank signal generated therein. do.

영상 신호 라인 생성부(903)는 수신부(902)에서 수신한 디지털 영상 신호(DVIDEO)와 수평 동기 신호(HSYNC)를 이용하고 픽셀 클록(PCLOCK)에 응답하여 영상 신호 라인을 생성한다.The image signal line generator 903 generates a video signal line in response to the pixel clock PCLOCK by using the digital image signal DVIDEO and the horizontal synchronization signal HSYNC received by the receiver 902.

레지스터부(904)는 제 1 레지스터부(905)와 제 2 레지스터부(906)로 구성되어 있다. The register section 904 includes a first register section 905 and a second register section 906.

상기 제 1 레지스터부(905)는 수직 동기 신호 라인 생성부(902)에서 수직 동기 신호 라인의 타이밍으로 설정하기 위해서 필요로 하는 레지스터 셋을 구비하고 있다. 예를 들면, 도4, 도5 및 도7을 통해서 예시한 레지스터들(REG1, REG2, REG3, REG4, REG5, REG6, REG7, REG8, REG13, REG14, REG15)을 구비하고 있을 수 있다.The first register unit 905 includes a register set required by the vertical synchronization signal line generator 902 to set the timing of the vertical synchronization signal line. For example, the registers REG1, REG2, REG3, REG4, REG5, REG6, REG7, REG8, REG13, REG14, and REG15 illustrated in FIGS. 4, 5, and 7 may be provided.

상기 제 2 레지스터부(906)는 영상 신호 라인 생성부(903)에서 영상 신호 라인의 타이밍을 설정하기 위해서 필요로 하는 레지스터 셋을 구비하고 있다. 예를 들면, 도6 및 도8을 통해서 예시한 레지스터들(REG9, REG10, REG11, REG12, REG16, REG17, REG18, REG19)을 구비하고 있을 수 있다.The second register unit 906 includes a register set required by the video signal line generator 903 to set the timing of the video signal line. For example, the registers REG9, REG10, REG11, REG12, REG16, REG17, REG18, and REG19 illustrated in FIGS. 6 and 8 may be provided.

상기 수직 동기 신호 라인 생성부(902)는 상기 제 1 레지스터부(905)가 구비한 레지스터 셋들의 제어에 의해서 픽셀 클록(PCLOCK)을 카운팅하여 수직 동기 신호 라인을 구성하는 타이밍들을 조절하게 된다. 따라서, 상기 수직 동기 신호 라인 생성부(902)는 상기 제 1 레지스터부(905)의 레지스터의 값을 입력받고 픽셀 클록(PCLOCK)을 카운팅하는 적어도 하나의 카운터(counter)를 구비하고 있을 수 있다. The vertical synchronous signal line generator 902 adjusts timings constituting the vertical synchronous signal line by counting the pixel clock PCLOCK under the control of register sets included in the first register 905. Accordingly, the vertical synchronization signal line generator 902 may include at least one counter that receives a value of a register of the first register unit 905 and counts a pixel clock PCLOCK.

마찬가지로 상기 영상 신호 라인 생성부(903)는 상기 제 2 레지스터부(906)가 구비한 레지스터 셋들의 제어에 의해서 픽셀 클록(PCLOCK)을 카운팅하여 영상 신호 라인을 구성하는 타이밍들을 조절하게 된다. 따라서, 상기 영상 신호 라인 생성부(903)는 상기 제 2 레지스터부(906)의 레지스터의 값을 입력받고 픽셀 클록(PCLOCK)을 카운팅하는 적어도 하나의 카운터(counter)를 구비하고 있을 수 있다. Similarly, the image signal line generation unit 903 adjusts timings that constitute the image signal line by counting the pixel clock PCLOCK under the control of register sets included in the second register unit 906. Accordingly, the image signal line generator 903 may include at least one counter that receives a value of a register of the second register unit 906 and counts a pixel clock PCLOCK.

합산부(907)에서는 상기 수직 동기 신호 라인 생성부(902)와 상기 영상 신호 라인 생성부(903)에서 생성한 수직 동기 신호 라인과 영상 신호 라인을 스위칭하여 아날로그 출력용 디지털 비디오 신호(SYNC_DVIDEO)를 출력하여 디지털 아날로그 변환기의 입력을 구성하는 역할을 수행한다. 본 도9에서는 생략되어 있는 디지털 아날로그 변환기는 도1에 도시된 디지털 아날로그 변환기(101)와 동일한 구성요소로 상기 아날로그 출력용 디지털 비디오 신호(SYNC_DVIDEO)를 입력받아 아날로그 출력용 비디오 신호(SYNC_AVIDEO)를 생성하는 역할을 수행한다.
The adder 907 switches the vertical sync signal line and the video signal line generated by the vertical sync signal line generator 902 and the video signal line generator 903 to output the analog video digital video signal SYNC_DVIDEO. To configure the input of the digital-to-analog converter. In FIG. 9, the digital analog converter, which is omitted, serves to generate the analog output video signal SYNC_AVIDEO by receiving the analog video digital video signal SYNC_DVIDEO with the same components as the digital analog converter 101 shown in FIG. 1. Do this.

모듈 형태로 구성된 시스템들은 매우 다양한 서로 다른 성분과 기능들을 조 합하여 구성될 수 있다는 것은 너무 잘 알려져 있다. 특히 원 칩(one-chip)화 경향에 의해서 본 발명의 각 구성요소들의 일부분들이 혼합될 수도 있고, 각 구성요소들이 그룹지어진 다른 이름의 구성요소로서 존재할 수도 있음에 유념하여야 한다. 따라서 상기한 아날로그 출력 장치 싱크 발생기(900)를 구성하는 구성 요소들 역시 하나의 구성 요소가 다른 구성 요소와 동일한 기능을 수행하는 기능 블록을 포함하여 존재하기도 하며, 하나의 구성 요소가 복수개의 세부 구성 요소로서 분리되어 동일한 기능을 수행하는 경우도 있다. It is well known that modular systems can be constructed by combining a wide variety of different components and functions. In particular, it should be noted that due to the one-chip tendency, portions of each component of the present invention may be mixed, and each component may exist as a group of different names grouped together. Accordingly, the components constituting the analog output device sink generator 900 may also include a functional block in which one component performs the same function as another component, and one component includes a plurality of detailed components. In some cases, they are separated and perform the same function.

또한, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
In addition, while the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art various modifications of the present invention without departing from the spirit and scope of the present invention described in the claims below. And can be changed.

상기와 같은 본 발명에 따르면, 국가별로 출력 규격이 다르게 정해지는 경우에 있어서, 하드웨어의 설계를 반복하여야 하는 문제점과, 국가별로 규격의 확정이 늦어질 경우에 이에 따른 대응이 늦어질 수 있다는 문제점을 극복하는 효과를 가져올 수 있다.According to the present invention as described above, in the case where the output specifications are determined differently for each country, the problem of having to repeat the design of the hardware and the problem that the corresponding response may be delayed when the determination of the specifications is delayed for each country. It can have the effect of overcoming.