KR20100073430A - A semiconductor chip, method for manufacturing the semiconductor chip and a stack package - Google Patents

이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다. Hereinafter, with reference to the accompanying drawings for the present embodiment will be described in detail. However, the scope of the idea of the present invention may be determined from the matters disclosed by the present embodiment, and the idea of the invention of the present embodiment may be performed by adding, deleting, or modifying components to the proposed embodiment. It will be said to include variations.

그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전 체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the following description, the word 'comprising' does not exclude the presence of other elements or steps than those listed. In addition, in the accompanying drawings, the thickness thereof is enlarged in order to clearly express various layers and regions. In addition, the same reference numerals are used for similar parts throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only being another part "on top" but also having another part in the middle.

도 1 은 본 실시예에 따른 반도체칩의 단면도이다.1 is a cross-sectional view of a semiconductor chip according to the present embodiment.

도 1 을 참조하면, 실시예의 반도체 칩은 실리콘 웨이퍼(110), 반도체소자(120), 제 1 절연층(131), 제 1 비아(141), 하부배선(151), 제 2 절연층(132), 제 2 비아(142), 제 3 절연층(133), 탑 메탈(152), 제 1 보호막(134), 비아홀(160), 베리어 메탈, 컨택 플러그(162), 배선층(170), 제 2 보호막(137) 및 제 3 보호막(138)을 포함한다.Referring to FIG. 1, the semiconductor chip of the embodiment includes a silicon wafer 110, a semiconductor device 120, a first insulating layer 131, a first via 141, a lower wiring 151, and a second insulating layer 132. ), Second via 142, third insulating layer 133, top metal 152, first passivation layer 134, via hole 160, barrier metal, contact plug 162, wiring layer 170, first And a second passivation layer 137 and a third passivation layer 138.

특히, 상기 웨이퍼(110)의 두께는 2 내지 5㎛의 범위로 형성되며, 상기 웨이퍼(110) 내에는 기설정된 불순물(111)이 주입되어 있으며, 예를 들어, 수소(H₂) 불순물(111)이 주입되어 있다. In particular, the thickness of the wafer 110 is formed in the range of 2 to 5㎛, a predetermined impurity 111 is injected into the wafer 110, for example, hydrogen (H ₂ ) impurity 111 ) Is injected.

상기 웨이퍼 내에 주입되어 있는 수소 불순물(111)은 상기 컨택 플러그(162)를 형성시키기 위한 웨이퍼 식각 공정에서, 상기 웨이퍼(110)를 깊이 식각해야 하는 필요성을 덜게 한다. Hydrogen impurity 111 implanted in the wafer reduces the need to deeply etch the wafer 110 in a wafer etching process for forming the contact plug 162.

또한, 반도체 칩이 형성된 다음에 상기 웨이퍼를 스마트 컷(smart cut)등의 절단 공정을 진행하는 경우에 있어서도, 수소 불순물(111)이 주입되어 있는 영역의 웨이퍼가 불순물이 주입되어 있지 않은 웨이퍼와의 분리가 용이하게 된다. 그리고, 상기 웨이퍼(110)의 절단 후에 백그라인딩(backgrinding) 공정을 진행하더라도, 수소 불순물이 주입되어 있는 웨이퍼의 후면 크랙(crack) 현상을 방지할 수 있게 된 다. Further, even when the wafer is subjected to a cutting process such as a smart cut after the semiconductor chip is formed, the wafer in the region where the hydrogen impurity 111 is injected is compared with the wafer where the impurity is not implanted. Separation is easy. In addition, even when the backgrinding process is performed after the cutting of the wafer 110, the back crack of the wafer into which hydrogen impurities are injected may be prevented.

상기 수소 불순물(111)의 도핑 깊이는 상기 웨이퍼(110) 내에 위치하는 컨택 플러그(162)의 두께를 고려할 수 있으며, 앞서 설명한 바와 같이, 2 내지 5㎛의 범위의 두께로 도핑될 수 있으며, 주입된 수소 불순물은 10¹³ 내지 10¹⁵ 범위의 도즈(dose)가 될 수 있다. The doping depth of the hydrogen impurity 111 may take the thickness of the contact plug 162 positioned in the wafer 110 into consideration, and as described above, may be doped to a thickness in the range of 2 to 5 μm, and implanted. The hydrogen impurity may be in the range of 10 ¹³ to 10 ¹⁵ .

한편, 상기 실리콘 웨이퍼(110)는 플레이트(plate) 형상을 가진다. 상기 실리콘 웨이퍼(110)로 사용될 수 있는 물질의 예로서는 단결정 실리콘(single crystal silicon)이다. Meanwhile, the silicon wafer 110 has a plate shape. An example of a material that can be used as the silicon wafer 110 is single crystal silicon.

상기 반도체소자(120)는 상기 실리콘 웨이퍼(110) 상에 형성된다. 상기 반도체소자(120)의 예로서는 디모스 트랜지스터(DMOS transitor), 씨모스 트랜지스터(CMOS transitor), 바이정션 트랜지스터(bi-junction transitor), 다이오드(diode) 등을 들 수 있다. 상기 반도체소자(120)는 게이트 전극, 소오스 전극, 드레인 전극 및 채널영역 등을 포함할 수 있다.The semiconductor device 120 is formed on the silicon wafer 110. Examples of the semiconductor device 120 may include a DMOS transistor, a CMOS transistor, a bi-junction transistor, a diode, and the like. The semiconductor device 120 may include a gate electrode, a source electrode, a drain electrode, a channel region, and the like.

상기 제 1 절연층(131)은 상기 반도체소자(120)를 덮으며, 상기 제 1 절연층(131)은 상기 반도체소자(120)를 절연한다.The first insulating layer 131 covers the semiconductor device 120, and the first insulating layer 131 insulates the semiconductor device 120.

상기 제 1 비아(141)는 상기 제 1 절연층(131)을 관통하고, 상기 제 1 비아(141)는 상기 반도체소자(120)와 전기적으로 연결되어 있다.The first via 141 passes through the first insulating layer 131, and the first via 141 is electrically connected to the semiconductor device 120.

상기 하부배선(151)은 상기 제 1 절연층(131) 상에 형성되며, 상기 하부배선(151)은 상기 제 1 비아(141)에 전기적으로 연결된다. 즉, 상기 반도체소자(120) 및 상기 하부배선(151)은 상기 제 1 비아(141)에 의해서 전기적으로 연결된다.The lower wiring 151 is formed on the first insulating layer 131, and the lower wiring 151 is electrically connected to the first via 141. That is, the semiconductor device 120 and the lower wiring 151 are electrically connected by the first via 141.

상기 제 2 절연층(132)은 상기 하부배선(151)을 덮으며, 상기 제 2 절연층(132)은 상기 하부배선(151)을 절연한다.The second insulating layer 132 covers the lower wiring 151, and the second insulating layer 132 insulates the lower wiring 151.

상기 제 2 비아(142)는 상기 제 2 절연층(132)을 관통하며, 상기 제 2 비아(142)는 상기 하부배선(151)에 전기적으로 연결된다.The second via 142 penetrates through the second insulating layer 132, and the second via 142 is electrically connected to the lower wiring 151.

상기 탑 메탈(152)은 상기 제 2 절연층(132) 상에 형성되며, 상기 탑 메탈(152)은 상기 제 2 비아(142)에 전기적으로 연결된다. 즉, 상기 하부배선(151) 및 상기 탑 메탈(152)은 상기 제 2 비아(142)에 의해서 전기적으로 연결된다.The top metal 152 is formed on the second insulating layer 132, and the top metal 152 is electrically connected to the second via 142. That is, the lower wiring 151 and the top metal 152 are electrically connected by the second via 142.

상기 제 1 비아(141), 상기 하부배선(151), 상기 제 2 비아(142) 및 상기 탑 메탈(152)로 사용될 수 있는 물질의 예로서는 구리(Cu), 텅스텐(W) 및 알루미늄(Al) 등을 들 수 있다.Examples of materials that may be used as the first via 141, the lower wiring 151, the second via 142, and the top metal 152 include copper (Cu), tungsten (W), and aluminum (Al). Etc. can be mentioned.

상기 제 3 절연층(133)은 상기 제 2 절연층(132) 상에 배치되며, 상기 제 3 절연층(133)은 상기 탑 메탈(152)의 상면을 노출한다. 상기 제 3 절연층(133)은 상기 탑 메탈(152)의 측면을 절연한다.The third insulating layer 133 is disposed on the second insulating layer 132, and the third insulating layer 133 exposes an upper surface of the top metal 152. The third insulating layer 133 insulates side surfaces of the top metal 152.

상기 제 1 보호막(134)은 상기 탑 메탈(152)을 덮으며, 상기 제 1 보호막(134)은 상기 탑 메탈(152)의 일부를 노출하는 제 1 홀을 포함한다. 상기 제 1 보호막(134)으로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있으며, 상기 제 1 보호막(134)의 두께는 약 2000Å 내지 약 3000Å이다.The first passivation layer 134 covers the top metal 152, and the first passivation layer 134 includes a first hole exposing a portion of the top metal 152. Examples of the material that can be used as the first passivation layer 134 include nitride and the like, and the thickness of the first passivation layer 134 is about 2000 kPa to about 3000 kPa.

상기 비아홀(160)은 상기 실리콘 웨이퍼(110), 상기 제 1 절연층(131), 상기 제 2 절연층(132), 상기 제 3 절연층(133) 및 상기 제 1 보호막(134)을 관통한다. 상기 비아홀(160)의 직경은 약 10㎛ 내지 약 30㎛이다.The via hole 160 penetrates the silicon wafer 110, the first insulating layer 131, the second insulating layer 132, the third insulating layer 133, and the first passivation layer 134. . The via hole 160 has a diameter of about 10 μm to about 30 μm.

버퍼막은 상기 제 1 보호막(134)의 상면 및 상기 비아홀(160)의 내측면에 상에 배치될 수 있다. 버퍼막으로 사용될 수 있는 물질의 예로서는 산화물 등을 들 수 있다. 버퍼막은 상기 탑 메탈(152)의 일부를 노출하는 제 2 홀을 포함할 수 있다. 버퍼막은 상기 컨택 플러그(162)를 이루는 금속이 상기 실리콘 웨이퍼(110) 또는 상기 제 1 내지 제 3 절연층(131, 132, 133)으로 확산되는 것을 막는다.The buffer layer may be disposed on an upper surface of the first passivation layer 134 and an inner surface of the via hole 160. Examples of the material that can be used as the buffer film include oxides and the like. The buffer layer may include a second hole exposing a portion of the top metal 152. The buffer layer prevents the metal constituting the contact plug 162 from being diffused into the silicon wafer 110 or the first to third insulating layers 131, 132, and 133.

베리어 메탈은 상기 비아홀(160)내측에 형성될 수 있으며, 이러한 경우 베리어 메탈은 은 컨택 플러그(162)를 이루는 금속이 상기 실리콘 웨이퍼(110) 또는 상기 제 1 내지 제 3 절연층(131, 132, 133)으로 확산되는 것을 막는다.The barrier metal may be formed inside the via hole 160. In this case, the barrier metal may be formed of the silicon wafer 110 or the first to third insulating layers 131, 132, and the metal forming the silver contact plug 162. 133) to prevent diffusion.

상기 컨택 플러그(162)는 상기 비아홀(160) 내측에 배치된다. 상기 컨택 플러그(162)로 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 텅스텐 및 은 등을 들 수 있다. 상기 컨택 플러그(162)는 예를 들어, 기둥 형상을 가질 수 있으며, 상기 컨택 플러그(162)는 예를 들어, 원통 형상을 가질 수 있다.The contact plug 162 is disposed inside the via hole 160. Examples of materials that can be used as the contact plug 162 include copper, copper alloys, tungsten and silver. The contact plug 162 may have, for example, a columnar shape, and the contact plug 162 may have a cylindrical shape, for example.

상기 컨택 플러그(162)는 양 단부들(163, 164)을 가지며, 양 단부들(163, 164) 중 하나의 단부(164)는 배선층(170)에 의해서 덮히고, 나머지 하나의 단부(163)는 노출된다.The contact plug 162 has both ends 163 and 164, one end 164 of both ends 163 and 164 is covered by the wiring layer 170, and the other end 163. Is exposed.

그리고, 상기 배선층(170)은 제 1 재배선 금속막(171)과, 제 2 재배선 금속막(172)으로 이루어질 수 있다. The wiring layer 170 may include a first redistribution metal film 171 and a second redistribution metal film 172.

배선층(170)은 제 1 보호막(134) 상에 배치되며, 상기 배선층(170)은 상기 컨택 플러그(162)의 일 단부(164)를 덮는다. 상기 배선층(170)은 상기 제 1 홀 및 상기 제 2 홀에 의해서 노출된 탑 메탈(152)을 덮으며, 상기 배선층(170)은 상기 컨택 플러그(162) 및 상기 탑 메탈(152)과 전기적으로 연결된다. 상기 배선층(170)은 제 1 배선층, 제 2 배선층 및 패드부(174)를 포함한다.The wiring layer 170 is disposed on the first passivation layer 134, and the wiring layer 170 covers one end 164 of the contact plug 162. The wiring layer 170 covers the top metal 152 exposed by the first hole and the second hole, and the wiring layer 170 is electrically connected to the contact plug 162 and the top metal 152. Connected. The wiring layer 170 includes a first wiring layer, a second wiring layer, and a pad unit 174.

상기 제 1 배선층은 상기 컨택 플러그(162)의 일 단부(164)를 덮고, 상기 제 1 홀 및 상기 제 2 홀에 의해서 노출된 탑 메탈(152)을 덮는다. 상기 제 1 배선층은 후술될 제 2 배선층으로 사용되는 금속이 상기 탑 메탈(152) 및 상기 컨택 플러그(162)로 확산되는 것을 막는다. 상기 제 1 배선층으로 사용될 수 있는 금속의 예로서는 티타늄, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 및 탄탈륨 실리콘 나이트라이드 등을 들 수 있다.The first wiring layer covers one end 164 of the contact plug 162 and covers the top metal 152 exposed by the first hole and the second hole. The first wiring layer prevents the metal used as the second wiring layer, which will be described later, from being diffused into the top metal 152 and the contact plug 162. Examples of the metal that can be used as the first wiring layer include titanium, titanium nitride, titanium silicon nitride, tantalum, tantalum nitride, tantalum silicon nitride, and the like.

상기 제 2 배선층은 상기 제 1 배선층 상에 적층되어 형성되며, 상기 제 2 배선층으로 사용될 수 있는 물질의 예로서는 알루미늄 및 알루미늄 합금 등을 들 수 있다.The second wiring layer is formed by being stacked on the first wiring layer, and examples of the material that can be used as the second wiring layer include aluminum and an aluminum alloy.

상기 패드부(174)는 후술될 제 3 홀 및 제 4 홀에 의해서 노출되며, 상기 패드부는 도전부재등을 통해서 다른 반도체칩 또는 PCB 기판 등에 전기적으로 접속될 수 있다.The pad part 174 is exposed by the third and fourth holes to be described later, and the pad part may be electrically connected to another semiconductor chip or a PCB substrate through a conductive member.

상기 제 2 보호막(137)은 상기 제 1 보호막(134) 상에 배치되고, 상기 제 2 보호막(137)은 상기 배선층(170)을 덮는다. 다만, 상기 제 1 보호막(134)과 제 2 보호막(137) 사이에 제 1 산화막이 더 형성될 수 있다. 상기 제 2 보호막(137)은 상기 배선층(170)을 보호하며, 상기 제 2 보호막(137)은 상기 패드부(174)를 노출하는 제 3 홀을 포함한다. 상기 제 2 보호막(137)으로 사용될 수 있는 물질의 예로서는 산화물 등을 들 수 있다.The second passivation layer 137 is disposed on the first passivation layer 134, and the second passivation layer 137 covers the wiring layer 170. However, a first oxide layer may be further formed between the first passivation layer 134 and the second passivation layer 137. The second passivation layer 137 may protect the wiring layer 170, and the second passivation layer 137 may include a third hole exposing the pad part 174. Examples of the material that can be used as the second passivation layer 137 include an oxide and the like.

상기 제 3 보호막(138)은 상기 제 2 보호막(137) 상에 배치되며, 상기 제 3 보호막(138)은 상기 배선층(170)을 보호한다. 상기 제 3 보호막(138)은 상기 패드부(174)를 노출하는 제 4 홀을 포함하며, 상기 제 3 보호막(138)으로 사용될 수 있는 물질의 예로서는 질화물을 들 수 있다.The third passivation layer 138 is disposed on the second passivation layer 137, and the third passivation layer 138 protects the wiring layer 170. The third passivation layer 138 may include a fourth hole exposing the pad part 174, and examples of a material that may be used as the third passivation layer 138 include nitride.

실시예에 따른 반도체칩 상에 다른 반도체칩이 적층될 수 있다. 이때, 상기 다른 반도체칩은 상기 패드부(174) 상에 배치되는 도전부재를 통해서 전기적으로 접속된다. 이때, 상기 패드부(174)는 상기 반도체칩의 상면의 원하는 위치에 형성될 수 있다. Another semiconductor chip may be stacked on the semiconductor chip according to the embodiment. In this case, the other semiconductor chip is electrically connected through a conductive member disposed on the pad portion 174. In this case, the pad part 174 may be formed at a desired position on the upper surface of the semiconductor chip.

그리고, 상기 웨이퍼(110)를 관통하는 컨택 플러그(162)를 형성하기 위하여, 상기 웨이퍼(110)의 다른 부분(후술함)을 절단하는 공정에서 일 영역에만 주입된 수소 불순물에 의하여 그 분리가 용이해지고, 분리후 상기 웨이퍼(110)의 배면을 그라인딩하더라도 상기 웨이퍼(110)에 크랙이 발생하지 않게 된다. In order to form the contact plug 162 penetrating the wafer 110, the separation is easily performed by hydrogen impurities injected into only one region in a process of cutting another portion (to be described later) of the wafer 110. When the back surface of the wafer 110 is ground after separation, cracks do not occur in the wafer 110.

도 2 내지 도 13은 본 실시예의 반도체칩의 제조 방법을 설명하기 위한 도면이다. 2 to 13 are views for explaining the manufacturing method of the semiconductor chip of this embodiment.

먼저, 도 2를 참조하면, 반도체소자들과 배선들을 갖는 반도체 칩을 형성하기 위한 실리콘 웨이퍼(110)를 준비하고, 상기 실리콘 웨이퍼(110)내부에 불순물을 주입하기 위한 공정을 실시한다. First, referring to FIG. 2, a silicon wafer 110 for preparing a semiconductor chip having semiconductor elements and wirings is prepared, and a process for injecting impurities into the silicon wafer 110 is performed.

여기서, 불순물 주입 공정은 수소 불순물 10¹³ 내지 10¹⁵ 범위의 도즈를 400KeV ~ 1000KeV의 높은 주입 에너지로 수행될 수 있으며, 수소 불순물이 상기 웨이퍼(110)의 표면으로부터 2 내지 5㎛ 범위의 깊이까지 형성되도록 한다. Here, the impurity implantation process may be carried out with a high implantation energy of 400KeV ~ 1000KeV in the dose range of hydrogen impurity 10 ¹³ to 10 ¹⁵ , the hydrogen impurity is formed to a depth of 2 ~ 5㎛ range from the surface of the wafer 110 Be sure to

도면에 도시된 불순물의 주입 깊이(H)는, 도 1에서 설명한 바와 같이, 후속되는 공정에 의하여 상기 웨이퍼가 분리되는 위치를 결정한다. As described in FIG. 1, the implantation depth H of the impurity shown in the drawing determines the position at which the wafer is separated by a subsequent process.

그 다음, 도 3을 참조하면, 불순물이 기설정된 깊이까지 주입되어 있는 실리콘 웨이퍼(110) 상에 반도체소자(120)들을 형성하고, 상기 반도체소자(120)들을 덮는 제 1 절연층(131)을 형성한다. Next, referring to FIG. 3, semiconductor devices 120 are formed on a silicon wafer 110 into which impurities are injected to a predetermined depth, and a first insulating layer 131 covering the semiconductor devices 120 is formed. Form.

또한, 상기 제 1 절연층(131)을 관통하며, 상기 반도체소자(120)들에 전기적으로 연결되는 제 1 비아(141)를 형성하고, 상기 제 1 절연층(131) 상에 상기 제 1 비아(141)와 전기적으로 연결되는 하부배선(151)을 형성한다. In addition, a first via 141 penetrates through the first insulating layer 131 and is electrically connected to the semiconductor devices 120, and the first via is formed on the first insulating layer 131. A lower wiring 151 electrically connected to the 141 is formed.

상기 하부배선(151)을 덮는 제 2 절연층(132)을 형성하고, 상기 제 2 절연층(132)을 관통하며, 상기 하부배선(151)과 전기적으로 연결되는 제 2 비아(142)를 형성한다. 상기 제 2 절연층(132) 상에 상기 제 2 비아(142)와 전기적으로 연결되는 탑 메탈(152)을 형성한다. A second insulating layer 132 is formed to cover the lower wiring 151, and a second via 142 is formed through the second insulating layer 132 and electrically connected to the lower wiring 151. do. A top metal 152 is formed on the second insulating layer 132 to be electrically connected to the second via 142.

그 다음, 상기 탑 메탈(152)을 덮는 제 3 절연층(133)을 형성하고, 상기 탑 메탈(152) 및 제 3 절연층(133)은 화학적 기계적 연마(chemical mechanical polishing;CMP)공정에 의해서 평탄화되고, 상기 탑 메탈(152)의 상부가 노출된다.Next, a third insulating layer 133 is formed to cover the top metal 152, and the top metal 152 and the third insulating layer 133 are formed by a chemical mechanical polishing (CMP) process. Planarized, the top of the top metal 152 is exposed.

상기 제 1 비아(141), 상기 하부 배선(151), 상기 제 2 비아(142) 및 상기 탑 메탈(152)로 사용될 수 있는 물질의 예로서는, 구리(Cu) 및 텅스텐(W) 등을 들 수 있다.Examples of materials that may be used as the first via 141, the lower wiring 151, the second via 142, and the top metal 152 include copper (Cu), tungsten (W), and the like. have.

그 다음, 도 4를 참조하면, CMP공정 후에, 상기 탑 메탈(152) 및 상기 제 3 절연층(133)을 덮는 제 1 질화막(134a)을 형성한다. 상기 제 1 질화막(134a)으로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있다. 상기 제 1 질화막(134a)은 화학기상증착(chemical vapor deposition;CVD) 공정에 의해서 형성될 수 있다. 상기 제 1 질화막(134a)의 두께는 약 2000 내지 3000Å가 될 수 있다. Next, referring to FIG. 4, after the CMP process, a first nitride film 134a covering the top metal 152 and the third insulating layer 133 is formed. Examples of the material that can be used as the first nitride film 134a include nitride and the like. The first nitride film 134a may be formed by a chemical vapor deposition (CVD) process. The thickness of the first nitride film 134a may be about 2000 to 3000 mW.

그 다음, 도 5를 참조하면, 상기 제 1 질화막(134a)을 형성한 다음, 상기 실리콘 웨이퍼(110)의 일부, 상기 제 1 절연층(131), 상기 제 2 절연층(132), 상기 제 3 절연층(133) 및 상기 제 1 질화막(134a)을 관통하는 비아홀(160)을 형성한다. Next, referring to FIG. 5, after forming the first nitride film 134a, a part of the silicon wafer 110, the first insulating layer 131, the second insulating layer 132, and the first agent are formed. The via hole 160 penetrating the insulating layer 133 and the first nitride film 134a is formed.

특히, 상기 비아홀(160)을 형성하기 위한 식각 공정에서는, 높은 식각 선택비에 따라 상기 웨이퍼를 깊은 깊이까지 식각할 필요가 없으며, 웨이퍼 내에 주입되어 있는 불순물의 깊이만큼 상기 비아홀(160)을 형성하는 것이 가능하다. In particular, in the etching process for forming the via hole 160, it is not necessary to etch the wafer to a deep depth according to a high etching selectivity, and to form the via hole 160 by the depth of impurities injected into the wafer. It is possible.

즉, 상기 웨이퍼(110) 내에 주입되어 있는 불순물의 깊이만큼 상기 웨이퍼(110)를 식각할 수 있다. 후술하겠지만, 상기 비아홀(160)내에 갭 필됨으로써 형성되는 컨택 플러그가 상기 웨이퍼(110)내에 주입되어 있는 불순물 영역을 관통하도록 하기 위함이다. That is, the wafer 110 may be etched by the depth of the impurities injected into the wafer 110. As will be described later, the contact plug formed by gap filling in the via hole 160 is to penetrate the impurity region implanted in the wafer 110.

그 다음, 도 6을 참조하면, 상기 비아홀(160)을 형성한 후, 제 1 산화막(미도시)을 형성하는데, 상기 제 1 산화막은 상기 제 1 질화막(134a) 상면 및 상기 비아홀(160) 내부에 소정 두께 형성되도록 한다. Next, referring to FIG. 6, after the via hole 160 is formed, a first oxide film (not shown) is formed, and the first oxide film is formed on an upper surface of the first nitride film 134a and inside the via hole 160. To have a predetermined thickness formed.

상기 제 1 산화막으로 사용될 수 있는 물질의 예로서는 실리콘 산화물(SiOx) 등을 들 수 있다.Examples of the material that can be used as the first oxide film include silicon oxide (SiOx) and the like.

상기 제 1 산화막을 형성한 다음에는, 상기 제 1 산화막 상에 배리어 금속막을 형성할 수 있다. 배리어 금속막으로 사용될 수 있는 물질의 예로서는 티타 늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN) 및 탄탈륨 실리콘 나이트라이드(TaSiN) 등을 들 수 있으며, 배리어 금속막의 두께는 약 1000 내지 3000Å가 될 수 있다. After forming the first oxide film, a barrier metal film may be formed on the first oxide film. Examples of materials that can be used as the barrier metal film include titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), tantalum (Ta), tantalum nitride (TaN) and tantalum silicon nitride (TaSiN) The thickness of the barrier metal film may be about 1000 to 3000 kPa.

그리고, 비아홀(160) 내측에 컨택 플러그를 형성할 금속(162a)을 갭 필한다. Then, a gap fill metal 162a to form a contact plug inside the via hole 160.

컨택 플러그 형성을 위한 금속(162a)으로 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 텅스텐 및 은 등을 들 수 있다.Examples of materials that can be used as the metal 162a for forming contact plugs include copper, copper alloys, tungsten, silver, and the like.

도 7을 참조하면, 컨택 플러그를 형성할 금속(162a)을 증착 및 갭필 한 다음에는, CMP공정을 진행하여 상기 제 1 질화막(134a) 상에 형성된 제 1 산화막의 일부, 상기 제 1 질화막(134a) 상에 형성된 금속(162a)은 제거할 수 있다. 이 경우, 상기 제 1 산화막은 평평해지고, 컨택 플러그(162)가 형성된다.Referring to FIG. 7, after depositing and gap-filling a metal 162a to form a contact plug, a CMP process may be performed to form a part of the first oxide film 134a formed on the first nitride film 134a and the first nitride film 134a. The metal 162a formed on the N may be removed. In this case, the first oxide film is flattened and a contact plug 162 is formed.

도 8을 참조하면, 상기 제 1 산화막 상에 제 2 질화막(136)을 형성하는데, 상기 제 2 질화막(136)을 이루는 물질은 상기 제 1 질화막(134a)을 이루는 물질과 동일할 수 있다. 상기 제 2 질화막(136)은 상기 컨택 플러그(162)의 산화를 방지할 수 있다. Referring to FIG. 8, a second nitride film 136 is formed on the first oxide film, and the material of the second nitride film 136 may be the same as the material of the first nitride film 134a. The second nitride layer 136 may prevent oxidation of the contact plug 162.

도 9를 참조하면, 상기 제 2 질화막(136)을 형성한 다음, 상기 제 2 질화막(136) 상에 포토레지스트 패턴을 형성한다. Referring to FIG. 9, after forming the second nitride film 136, a photoresist pattern is formed on the second nitride film 136.

상기 포토레지스트 패턴은 현상 공정 및 노광 공정을 포함하는 포토 공정에 의해서 패터닝되고, 상기 탑 메탈(152)에 대응하는 제 2 질화막(136)의 일부가 상기 포토레지스트 패턴에 의해 노출된다. The photoresist pattern is patterned by a photo process including a developing process and an exposure process, and a portion of the second nitride film 136 corresponding to the top metal 152 is exposed by the photoresist pattern.

상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 제 1 질화막(134a) 의 일부, 제 1 산화막 및 상기 제 2 질화막(136)을 식각한다. 이때, 상기 탑 메탈(152)에 대응하는 제 2 질화막(136)의 일부가 제거된다.A portion of the first nitride film 134a, a first oxide film, and the second nitride film 136 are etched using the photoresist pattern as an etching mask. In this case, a part of the second nitride film 136 corresponding to the top metal 152 is removed.

그리고, 상기 제 2 질화막(136)의 식각 공정은 상기 탑 메탈(152)상에 마련되어 있는 제 1 질화막(134a)의 일부는 소정의 두께 남아 있도록 할 수 있다. In the etching process of the second nitride film 136, a part of the first nitride film 134a provided on the top metal 152 may remain to have a predetermined thickness.

도 10을 참조하면, 상기 제 2 질화막(136) 및 소정의 두께 만큼 남아있는 제 1 질화막(134a)을 블랭킷(blanket) 에칭 공정을 이용하여 제거함으로써, 제 1 질화막(134a)이 갖는 개구부에 의하여 탑 메탈(152)의 일부가 노출된다. Referring to FIG. 10, the second nitride film 136 and the first nitride film 134a remaining by a predetermined thickness are removed using a blanket etching process, thereby opening the first nitride film 134a by an opening. A portion of the top metal 152 is exposed.

그리고, 상기 제 2 질화막(136)과 제 1 질화막(134a)의 일부가 제거되는 것에 의하여, 탑 메탈(152)을 노출하는 개구부를 갖는 제 1 보호막(134)이 형성된다. 상기 제 1 보호막(134)상에 제 1 산화막이 형성될 경우에는, 상기 탑 메탈(152)을 노출하는 개구부는 상기 제 1 산화막에도 형성될 수 있다. As a part of the second nitride film 136 and the first nitride film 134a is removed, a first passivation film 134 having an opening exposing the top metal 152 is formed. When the first oxide film is formed on the first passivation layer 134, an opening exposing the top metal 152 may also be formed in the first oxide layer.

즉, 탑 메탈(152)의 일부를 노출하는 개구부를 갖는 상기 제 1 질화막(134a)을 이하에서는 제 1 보호막(134)이라 할 수 있으며, 또한 이러한 개구부를 갖으면서 상기 제 1 보호막(134)상에 형성될 수 있는 제 1 산화막을 버퍼막이라 할 수 있다. That is, the first nitride film 134a having an opening exposing a part of the top metal 152 may be referred to as a first passivation film 134 below, and further having the opening on the first passivation film 134. The first oxide film that can be formed in the can be referred to as a buffer film.

그 다음, 도 11을 참조하면, 탑 메탈(152)의 일부가 제 1 보호막(134)에 의하여 노출된 다음에는, 상기 탑 메탈(152)의 일부 및 상기 컨택 플러그(162)의 일 단부(164)를 덮는 제 1 재배선 금속막(171)을 형성한다. Next, referring to FIG. 11, after a portion of the top metal 152 is exposed by the first passivation layer 134, a portion of the top metal 152 and one end 164 of the contact plug 162 may be used. ) To form a first redistribution metal film 171.

상기 제 1 재배선 금속막(171)으로 사용될 수 있는 물질의 예로서는 티타늄, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 및 탄탈륨 실리콘 나이트라이드 등을 들 수 있다.Examples of the material that can be used as the first redistribution metal film 171 include titanium, titanium nitride, titanium silicon nitride, tantalum, tantalum nitride, tantalum silicon nitride, and the like.

이후, 상기 제 1 재배선 금속막(171)상에 제 2 재배선 금속막(172)을 형성하고, 상기 제 2 재배선 금속막(172)으로 사용될 수 있는 물질의 예로서는 알루미늄 및 알루미늄 합금 등을 들 수 있다.Thereafter, a second redistribution metal film 172 is formed on the first redistribution metal film 171, and examples of a material that can be used as the second redistribution metal film 172 include aluminum, an aluminum alloy, and the like. Can be mentioned.

상기 제 1 재배선 금속막(171) 및 상기 제 2 재배선 금속막(172)을 패터닝하여, 탑 메탈(152) 및 컨택 플러그(162)를 덮는 배선층(170)을 형성한다. 상기 배선층(170)은 상기 탑 메탈(152) 및 상기 컨택 플러그(162)에 전기적으로 연결된다.The first redistribution metal film 171 and the second redistribution metal film 172 are patterned to form a wiring layer 170 covering the top metal 152 and the contact plug 162. The wiring layer 170 is electrically connected to the top metal 152 and the contact plug 162.

그 다음, 도 12를 참조하면, 탑 메탈(152)과 컨택 플러그(162) 상에 배선층(170)을 형성한 다음에는, 상기 배선층(170) 상에 제 2 산화막 및 제 3 질화막이 차례로 형성한다. Next, referring to FIG. 12, after the wiring layer 170 is formed on the top metal 152 and the contact plug 162, a second oxide film and a third nitride film are sequentially formed on the wiring layer 170. .

상기 제 2 산화막으로 사용될 수 있는 물질의 예로서는 도핑되지 않은 실리콘 유리(undoped silicon glass;USG) 또는 테트라 오뜨로 실리케이트(tetra othrosilicate;TEOS) 산화물 등을 포함할 수 있다. 상기 제 2 산화막의 두께는 약 10000Å 내지 15000Å범위의 두께로 형성될 수 있다. 그리고, 상기 제 3 질화막으로 사용될 수 있는 물질의 예로서는 실리콘 질화물(SiNx) 등을 들 수 있으며, 상기 제 3 질화막의 두께는 약 10000Å 내지 약 13000Å범위의 두께로 형성될 수 있다. Examples of the material that may be used as the second oxide layer may include undoped silicon glass (USG) or tetra othrosilicate (TEOS) oxide. The second oxide film may have a thickness in a range of about 10000 Pa to 15000 Pa. As an example of a material that may be used as the third nitride film, silicon nitride (SiNx) may be used, and the third nitride film may have a thickness in a range of about 10000 Pa to about 13000 Pa.

상기 제 2 산화막과 제 3 질화막을 마스크 공정을 통해서 패터닝하여, 상기 배선층(170)의 일부를 노출하는 제 2 보호막(137) 및 제 3 보호막(138)이 형성되도록 한다. The second oxide film and the third nitride film are patterned through a mask process to form a second passivation layer 137 and a third passivation layer 138 exposing a part of the wiring layer 170.

여기서, 상기 제 2 보호막(137)과 제 3 보호막(138)이 갖는 개구부 내에는 외부구성과의 전기적인 연결이 수행되도록 하는 도전부재가 형성될 수 있으며, 제 2 보호막과 제 3 보호막에 의하여 도전부재 형성영역(174)이 형성될 수 있다. In this case, a conductive member may be formed in the opening of the second passivation layer 137 and the third passivation layer 138 to allow electrical connection with an external configuration. The member forming region 174 may be formed.

즉, 상기 제 2 보호막(137)과 제 3 보호막(138)의 패터닝에 의하여 배선층(170)의 일부가 노출되면, 그 노출된 배선층(170) 상부 영역이 도전부재 형성영역(174)이 될 수 있다. That is, when a part of the wiring layer 170 is exposed by the patterning of the second passivation layer 137 and the third passivation layer 138, the exposed region of the upper wiring layer 170 may be the conductive member forming region 174. have.

그 다음, 도 13을 참조하면, 도전부재 형성영역(174)이 배선층(170)상에 형성된 다음에는, 상기 실리콘 웨이퍼(110)의 하측 일부 영역을 절단하는 공정이 수행된다. 여기서, SIP 웨이퍼로서, 상기 실리콘 웨이퍼(110)는 스마트 컷과 같은 클리빙(cleaving) 공정에 의해 수소 불순물이 주입되어 있는 영역과, 그 하측에 위치한 영역의 웨이퍼가 분리될 수 있다. 이때, 남아있는 실리콘 웨이퍼의 두께(H)는 약 2㎛ 내지 5㎛가 될 수 있다. Next, referring to FIG. 13, after the conductive member formation region 174 is formed on the wiring layer 170, a process of cutting the lower partial region of the silicon wafer 110 is performed. Here, as the SIP wafer, the silicon wafer 110 may be separated from the region in which hydrogen impurities are injected and the wafer located below the silicon wafer by a cleaving process such as smart cut. In this case, the thickness H of the remaining silicon wafer may be about 2 μm to 5 μm.

도 14는 실시예에 따른 반도체칩을 이용한 반도체칩 적층 패키지를 도시한 도면이다. 14 illustrates a semiconductor chip stack package using a semiconductor chip according to an embodiment.

반도체칩 적층 패키지에서의 제 1 반도체칩과 제 2 반도체칩은 앞서 설명한 실시예에 따른 반도체칩을 참조할 수 있다. The first semiconductor chip and the second semiconductor chip in the semiconductor chip stack package may refer to the semiconductor chip according to the above-described embodiments.

반도체칩 적층 패키지는 제 1 반도체 칩(100), 제 2 반도체 칩(200), 도전부재(300) 및 회로기판(400)을 포함한다.The semiconductor chip stack package includes a first semiconductor chip 100, a second semiconductor chip 200, a conductive member 300, and a circuit board 400.

상기 제 1 반도체칩(100)은 제 1 실리콘 웨이퍼(110), 제 1 반도체소자(120), 제 1 반도체칩(100)의 절연층들(130), 제 1 탑 메탈(152), 제 1 컨택 플러그(162), 제 1 배선층(170) 및 제 1 배선층 보호막(137)을 포함한다.The first semiconductor chip 100 includes a first silicon wafer 110, a first semiconductor device 120, insulating layers 130 of the first semiconductor chip 100, a first top metal 152, and a first semiconductor wafer 100. The contact plug 162, the first wiring layer 170, and the first wiring layer protective layer 137 are included.

상기 제 1 반도체칩(100)의 절연층들(130)은 상기 제 1 반도체소자(120)를 덮으며 형성된다. 상기 제 1 탑 메탈(152)은 상기 절연층들(130) 상에 형성되며, 상기 제 1 탑 메탈(152)은 상기 절연층들(130)을 관통하는 비아들(141, 142) 및 상기 절연층들(130) 사이에 배치되는 배선들(151)을 통해서 상기 제 1 반도체소자(120)와 전기적으로 연결된다.The insulating layers 130 of the first semiconductor chip 100 cover the first semiconductor device 120. The first top metal 152 is formed on the insulating layers 130, and the first top metal 152 is vias 141 and 142 passing through the insulating layers 130 and the insulating layer. The first semiconductor device 120 is electrically connected to the first semiconductor device 120 through the wirings 151 disposed between the layers 130.

상기 제 1 컨택 플러그(162)는 상기 절연층들(130) 및 상기 제 1 실리콘 웨이퍼(110)를 관통하며, 상기 제 1 컨택 플러그(162)의 일 단부는 노출되어 있다. The first contact plug 162 passes through the insulating layers 130 and the first silicon wafer 110, and one end of the first contact plug 162 is exposed.

상기 제 1 배선층(170)은 상기 노출되는 단부의 맞은편의 상기 제 1 컨택 플러그(162)의 단부를 덮으며, 상기 제 1 탑 메탈(152)의 일부 또는 전부를 덮는다. 상기 제 1 배선층(170)은 상기 제 1 컨택 플러그(162) 및 상기 제 1 탑 메탈(152)에 전기적으로 접속된다. 상기 제 1 배선층(170)은 외부에 노출되는 제 1 패드부(174)를 포함한다.The first wiring layer 170 covers an end portion of the first contact plug 162 opposite the exposed end portion, and covers a part or all of the first top metal 152. The first wiring layer 170 is electrically connected to the first contact plug 162 and the first top metal 152. The first wiring layer 170 includes a first pad part 174 exposed to the outside.

상기 제 1 배선층 보호막(137)은 상기 제 1 배선층(170)을 덮으며, 상기 제 1 배선층 보호막(137)은 상기 제 1 패드부(174)를 노출하는 홀을 포함한다.The first wiring layer protection film 137 covers the first wiring layer 170, and the first wiring layer protection film 137 includes a hole exposing the first pad part 174.

상기 제 2 반도체칩(200)은 상기 제 1 반도체칩(100) 상에 배치된다. 상기 제 2 반도체칩(200)은 제 2 실리콘 웨이퍼(210), 제 2 반도체소자(220), 제 2 반도체칩의 절연층들(230), 제 2 탑 메탈(252), 제 2 컨택 플러그(262), 제 2 배선층(272) 및 제 2 배선층 보호막(237)을 포함한다.The second semiconductor chip 200 is disposed on the first semiconductor chip 100. The second semiconductor chip 200 may include a second silicon wafer 210, a second semiconductor device 220, insulating layers 230 of the second semiconductor chip, a second top metal 252, and a second contact plug ( 262, a second wiring layer 272, and a second wiring layer protective film 237.

상기 제 2 반도체소자(220)는 상기 제 2 실리콘 웨이퍼(210) 상에 형성되며,상기 절연층들(230)은 상기 제 2 반도체소자(220)를 덮으며 형성된다.The second semiconductor device 220 is formed on the second silicon wafer 210, and the insulating layers 230 are formed to cover the second semiconductor device 220.

상기 제 2 탑 메탈(252)은 상기 절연층들(230) 상에 형성되며, 상기 제 2 탑 메탈(252)은 상기 절연층들(230)을 관통하는 비아들(241, 242) 및 상기 절연층들(230) 사이에 배치되는 배선들(251)을 통해서 상기 제 2 반도체소자(220)와 전기적으로 연결된다.The second top metal 252 is formed on the insulating layers 230, and the second top metal 252 is vias 241 and 242 passing through the insulating layers 230 and the insulation. The second semiconductor device 220 is electrically connected to the second semiconductor device 220 through the wirings 251 disposed between the layers 230.

상기 제 2 컨택 플러그(262)는 상기 절연층들(230) 및 상기 제 2 실리콘 웨이퍼(210)를 관통하며, 상기 제 2 컨택 플러그(262)의 일 단부는 상기 도전부재(300)와 접촉되고, 상기 도전부재(300)에 전기적으로 연결된다.The second contact plug 262 passes through the insulating layers 230 and the second silicon wafer 210, and one end of the second contact plug 262 is in contact with the conductive member 300. It is electrically connected to the conductive member 300.

상기 제 2 배선층(272)은 상기 도전부재(300)에 전기적으로 연결되는 단부의 맞은 편의 상기 제 2 컨택 플러그(262)의 단부를 덮으며, 상기 제 2 탑 메탈(252)의 일부를 덮는다. 상기 제 2 배선층(272)은 상기 제 2 컨택 플러그(262) 및 상기 제 2 탑 메탈(252)에 전기적으로 접속된다. 상기 제 2 배선층(272)은 외부에 노출되는 제 2 패드부(174)를 포함한다.The second wiring layer 272 covers an end of the second contact plug 262 opposite to an end electrically connected to the conductive member 300 and covers a portion of the second top metal 252. The second wiring layer 272 is electrically connected to the second contact plug 262 and the second top metal 252. The second wiring layer 272 includes a second pad portion 174 exposed to the outside.

상기 제 2 배선층 보호막(237)은 상기 제 2 배선층(272)을 덮으며, 상기 제 2 배선층 보호막(237)은 상기 제 2 패드부(274)를 노출하는 홀을 포함한다.The second wiring layer protection film 237 covers the second wiring layer 272, and the second wiring layer protection film 237 includes a hole exposing the second pad part 274.

상기 도전부재(300)는 제 1 도전부재(310) 및 제 2 도전부재(320)을 포함한다.The conductive member 300 includes a first conductive member 310 and a second conductive member 320.

상기 제 1 도전부재(310)은 상기 제 1 반도체칩(100) 및 상기 제 2 반도체칩(200) 사이에 개재되어, 상기 제 1 도전부재(310)은 상기 제 1 패드부(174) 및 상기 제 2 패드부(274)와 접촉하고 전기적으로 접속된다. 즉, 상기 제 1 도전부재(310)은 상기 제 1 반도체칩(100) 및 제 2 반도체칩(200)을 전기적으로 연결한 다.The first conductive member 310 is interposed between the first semiconductor chip 100 and the second semiconductor chip 200, the first conductive member 310 is the first pad portion 174 and the It is in contact with and electrically connected to the second pad portion 274. That is, the first conductive member 310 electrically connects the first semiconductor chip 100 and the second semiconductor chip 200.

상기 제 2 도전부재(320)은 상기 제 1 반도체칩(100) 및 회로기판(400) 사이에 개재되어, 상기 제 2 도전부재(320)은 상기 제 1 패드부(174) 및 제 3 패드부(410)와 접촉하고 전기적으로 접속된다. 즉, 상기 제 2 도전부재(320)은 상기 제 1 반도체 칩(100) 및 후술될 회로기판(400)을 전기적으로 연결한다.The second conductive member 320 is interposed between the first semiconductor chip 100 and the circuit board 400, and the second conductive member 320 is the first pad part 174 and the third pad part. 410 is in contact with and electrically connected. That is, the second conductive member 320 electrically connects the first semiconductor chip 100 and the circuit board 400 to be described later.

상기 도전부재(300)는 예를 들어, 은(Ag) 솔더 페이스트(solder phaste)일 수 있다.The conductive member 300 may be, for example, silver (Ag) solder paste.

상기 회로기판(400)은 상기 제 2 반도체칩(200) 상에 배치된다. 상기 회로기판(400)은 내부에 인쇄 배선들을 포함하면, 상기 인쇄 배선들에 전기적으로 연결되며, 외부에 노출된 제 3 패드부(410)를 포함한다. 상기 회로기판(400)은 상기 제 2 도전부재(320) 및 상기 제 3 패드부(410)가 서로 접촉하도록 상기 제 2 반도체칩(200) 상에 배치된다.The circuit board 400 is disposed on the second semiconductor chip 200. When the printed circuit board 400 includes printed wirings therein, the circuit board 400 is electrically connected to the printed wirings and includes a third pad part 410 exposed to the outside. The circuit board 400 is disposed on the second semiconductor chip 200 such that the second conductive member 320 and the third pad part 410 contact each other.

상기 제 1 패드부(174)는 원하는 위치에 형성할 수 있기 때문에, 상기 제 1 패드부(174)에 대응하여 형성되는 상기 제 2 컨택 플러그(262)의 위치도 원하는 위치에 형성할 수 있다. 따라서, 반도체칩 적층 패키지는 상기 제 1 반도체 소자(120), 상기 제 1 탑 메탈(152) 및 상기 제 1 컨택 플러그(162)의 위치에 상관없이 설계될 수 있다.Since the first pad portion 174 may be formed at a desired position, the position of the second contact plug 262 formed corresponding to the first pad portion 174 may also be formed at a desired position. Therefore, the semiconductor chip stack package may be designed regardless of the positions of the first semiconductor device 120, the first top metal 152, and the first contact plug 162.