KR20100076738A - Flash memory device and data erase method thereof - Google Patents

셀 블럭 단위보다 더 세분화하여 워드라인 단위, 즉 페이지 단위로 소거를 수행하는 플래쉬 메모리 소자가 개시된다. 이를 위한 플래쉬 메모리 소자는 다수의 셀이 직렬 연결된 다수의 셀 스트링과, 동일 로오 상에서 상기 셀 스트링을 구성하는 셀들의 게이트를 공유하는 다수의 워드라인을 구비하는 셀 블럭; 상기 셀 블럭의 각 워드라인을 소정의 전압 레벨로 스위칭 접속하는 다수의 워드라인 스위치; 및 소거 명령어 및 로오 어드레스를 입력받아 상기 각 워드라인 스위치의 턴-온 및 턴-오프를 제어하는 제어부를 포함한다. 개선된 소자는 플래쉬 메모리를 이용한 시스템 구축시 일부 페이지의 데이터만 수정할 경우 해당 블럭의 전체 데이터를 다른 블럭으로 옮기는 작업이 불필요해진다. 즉, 플래쉬 메모리 소자의 사용에 있어 좀 더 확장성이 마련할 수 있다.Disclosed is a flash memory device which performs subdivision by word line, that is, page unit by subdividing more than a cell block unit. The flash memory device may include a cell block including a plurality of cell strings in which a plurality of cells are connected in series, and a plurality of word lines sharing gates of cells constituting the cell string on the same row; A plurality of word line switches for switching each word line of the cell block to a predetermined voltage level; And a controller configured to receive an erase command and a row address to control turn-on and turn-off of each word line switch. The improved device eliminates the need to move the entire data from one block to another if only a few pages of data are modified when building a system using flash memory. That is, more expandability can be provided in the use of flash memory devices.

플래쉬 메모리 소자 및 그의 데이터 소거 방법{FLASH MEMORY DEVICE AND DATA ERASE METHOD THEREOF}Flash memory device and its data erasing method {FLASH MEMORY DEVICE AND DATA ERASE METHOD THEREOF}

플래쉬 메모리 소자에 관련된 기술로서, 특히 동일 셀 블럭 내에서 워드라인 단위로 소거가 가능한 NAND형 플래쉬 메모리 소자가 개시된다. As a technology related to a flash memory device, a NAND type flash memory device that can be erased in word line units in the same cell block is disclosed.

일반적으로 NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성된다. 하나의 셀 블럭('섹터'라도 함)은 다수의 셀이 직렬 연결된 다수의 셀 스트링, 동일 로오(row) 상의 셀의 게이트에 연결된 워드라인을 포함한다. 셀 스트링의 일측단에는 비트라인과의 연결을 위한 드레인 선택 트랜지스터가 구비되고, 셀 스트링의 타측단에는 공통 소오스 라인과의 연결을 위한 소오스 선택 트랜지스터가 구비된다. 한편, 하나의 워드라인을 공유하는 다수의 메모리 셀은 하나의 페이지(page)를 구성하고, 셀 블럭 내의 모든 셀들은 웰(통상 P웰 임))을 공유한다. In general, a NAND-type flash memory device includes a plurality of cell blocks. One cell block (also referred to as 'sector') includes a plurality of cell strings in which a plurality of cells are connected in series, and wordlines connected to gates of cells on the same row. A drain select transistor is provided at one end of the cell string for connection with a bit line, and a source select transistor is provided at the other end of the cell string for connection with a common source line. On the other hand, a plurality of memory cells sharing one word line constitutes one page, and all cells in the cell block share a well (usually a P well).

상기와 같이 구성되는 NAND형 플래쉬 메모리 소자는 프로그램 및 리드(read) 동작시 페이지(page) 단위로 수행되는 반면에, 소거(erase)는 모든 셀들이 P웰을 공유하기 때문에 셀 블럭 단위로 실시하게 된다. The NAND type flash memory device configured as described above is performed in page units during program and read operations, whereas erasing is performed in cell block units because all cells share a P well. do.

상기와 같이 셀 블럭 단위로 소거를 실시하는 종래의 NAND형 플래쉬 메모리 소자는 데이터의 업데이트에 있어서 제약이 따르게 된다. 일부의 데이터를 수정하기 위해서 동일 블럭 내의 전체 셀에 대한 데이터를 다른 곳에 옮겨 써야만 하는 과정이 필요하다. 즉, 통상적으로 64개 또는 128개의 페이지가 하나의 셀 블럭을 구성하게 되는데, 이 경우 소거 동작과 프로그램 동작의 차이에 의하여, NAND형 플래쉬 메모리를 이용한 시스템 구축시 일부 데이터만 수정하려고 해도 64개 또는 128개의 페이지를 소거하고 해당 데이터를 다른 셀 블럭으로 옮기는 작업이 필요한 것이다.As described above, the conventional NAND type flash memory device that erases cell units has restrictions in updating data. In order to modify some data, it is necessary to transfer the data of all cells in the same block to another. In other words, 64 or 128 pages generally constitute one cell block. In this case, 64 or 128 pages may be modified even when only a part of data is modified when a system is constructed using NAND flash memory due to a difference between an erase operation and a program operation. It is necessary to erase 128 pages and move the data to another cell block.

따라서, 소거할 수 있는 단위를 블럭 단위보다 좀 더 세분화할 수 있다면 NAND형 플래쉬 메모리 소자의 사용에 있어 좀 더 확장성이 마련될 것이다.Therefore, if the erasable unit can be further subdivided than the block unit, more expandability will be provided in the use of the NAND type flash memory device.

본 발명은 상기 요구 조건을 충족하기 위해 제안된 것으로, 블록 단위보다 세분화하여 셀의 소거를 수행할 수 있는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.The present invention has been proposed to satisfy the above requirements, and an object thereof is to provide a nonvolatile memory device capable of performing cell erase by subdividing into blocks.

상기 목적을 달성하기 위한 플래쉬 메모리 소자는, 다수의 셀이 직렬 연결된 다수의 셀 스트링과, 동일 로오 상에서 상기 셀 스트링을 구성하는 셀들의 게이트를 공유하는 다수의 워드라인을 구비하는 셀 블럭; 상기 셀 블럭의 각 워드라인을 소정의 전압 레벨로 스위칭 접속하는 다수의 워드라인 스위치; 및 소거 명령어 및 로오 어드레스를 입력받아 상기 각 워드라인 스위치의 턴-온 및 턴-오프를 제어하는 제어부를 포함한다.A flash memory device for achieving the above object comprises: a cell block comprising a plurality of cell strings in which a plurality of cells are connected in series and a plurality of word lines sharing gates of cells constituting the cell string on the same row; A plurality of word line switches for switching each word line of the cell block to a predetermined voltage level; And a controller configured to receive an erase command and a row address to control turn-on and turn-off of each word line switch.

여기서, 상기 제어부는 상기 로오 어드레스에 의해 선택된 워드라인 스위치만을 턴-온시켜 해당 워드라인에 공유된 셀에서만 소거가 이루어진다. 그리고, 소거시에, 상기 웰은 상기 전압 레벨과 전위차를 갖는 소거전압을 인가받는다. 또한, 하나의 워드라인을 공유하는 메모리 셀들이 페이지를 구성하고, 상기 셀 블럭 내의 셀들은 하나의 웰을 공유한다.In this case, the controller turns on only the word line switch selected by the row address to erase only the cells shared in the word line. In the erase operation, the well receives an erase voltage having a potential difference from the voltage level. In addition, memory cells sharing one word line form a page, and cells in the cell block share one well.

또한, 플래쉬 메모리에서의 개선된 데이터 소거 방법은, 하나의 블럭 내에서 동일 로오 상의 셀들의 게이트를 공유하는 다수의 워드라인을 구비하는 플래쉬 메 모리 소자의 구동 방법에 있어서, 소거 명령어 및 로오 어드레스를 입력받아, 상기 다수의 워드라인 중에서 일부의 워드라인을 소정의 전압 레벨로 바이어스하는 단계를 포함한다. 이때, 상기 소정의 전압 레벨은 접지 전압 레벨일 수 있다.In addition, an improved data erasing method in a flash memory is a method of driving a flash memory device having a plurality of word lines that share gates of cells on the same row in one block. Receiving a plurality of word lines, and biasing some of the word lines to a predetermined voltage level. In this case, the predetermined voltage level may be a ground voltage level.

개선된 플래쉬 메모리 소자는 소거할 수 있는 단위를 블럭 단위보다 더 세분화하여 워드라인 단위(페이지 단위)로 수행한다.The improved flash memory device divides an erasable unit into more than block units and performs word line units (page units).

즉, 하나의 블럭 내에서 동일 로오 상의 셀들의 게이트를 공유하는 다수의 워드라인을 구비할 때, 소거 명령어 및 로오 어드레스를 입력받아 다수의 워드라인 중에서 일부의 워드라인을 소정의 전압 레벨로 바이어스 하므로써, 바이어스된 워드라인의 셀들 만을 소거한다.That is, when a word block includes a plurality of word lines that share gates of cells on the same row in one block, an erase command and a row address are input to bias some of the word lines to a predetermined voltage level. Only the cells of the biased word line are erased.

이에 의해 플래쉬 메모리를 이용한 시스템 구축시 일부 페이지의 데이터만 수정할 경우 해당 블럭의 전체 데이터를 다른 블럭으로 옮기는 작업이 불필요해진다. 즉, 플래쉬 메모리 소자의 사용에 있어 좀 더 확장성이 마련할 수 있다.This eliminates the need to move the entire data from one block to another when modifying only a few pages of data when building a system using flash memory. That is, more expandability can be provided in the use of flash memory devices.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 1은 개선된 NAND형 플래쉬 메모리 소자에 대한 구성도이다.1 is a block diagram of an improved NAND type flash memory device.

도 1을 참조하면, 개선된 NAND형 플래쉬 메모리 소자는 셀 블럭 110과, 스위칭부 130과, 제어부 150을 포함한다.Referring to FIG. 1, an improved NAND type flash memory device includes a cell block 110, a switching unit 130, and a controller 150.

셀 블럭 110은 m개의 비트라인 BL0 ~ BLm 에 대응되어 마련된 셀 스트링을 포함한다. 비트라인 BLm에 대응하여 마련된 셀 스트링 통해 그 구성을 살펴보면, 드레인 선택 트랜지스터 DSTm, 다수의 메모리 셀 CTm0 ~ CTmn, 및 소오스 선택 트랜지스터 SSTm가 직렬 연결된 구성을 갖는다. The cell block 110 includes a cell string provided corresponding to m bit lines BL0 to BLm. Looking at the configuration through the cell string provided corresponding to the bit line BLm, the drain select transistor DSTm, the plurality of memory cells CTm0 to CTmn, and the source select transistor SSTm are connected in series.

또한, 셀 블럭은 다수의 로오(row) 라인을 포함한다. 로오 라인은 각 스트링을 구성하는 메모리 셀 CT의 게이트를 공유하는 워드라인 WL0 ~ WLn을 포함한다. In addition, the cell block includes a plurality of row lines. The row line includes word lines WL0 to WLn sharing the gates of the memory cells CT constituting each string.

하나의 워드라인을 공유하는 다수의 메모리 셀은 하나의 페이지를 구성한다.Multiple memory cells that share one word line constitute one page.

그리고 블럭 110 내의 모든 셀들과 선택 트랜지스터들은 P웰을 공유한다. 소거 구동시 해당 블럭내 P웰에는 소거 전압 VEr이 인가된다. 본 실시예에서는 웰이 P타입으로서 설명되고 있으나 셀 스트링을 구성하는 트랜지스터의 타입에 웰의 타입을 달라질수 있다.And all the cells and select transistors in block 110 share a P well. During the erase operation, the erase voltage VEr is applied to the P well in the block. In the present embodiment, the well is described as a P type, but the type of the well may be different from the type of the transistor constituting the cell string.

각 셀 스트링의 드레인 선택 트랜지스터 DST들은 그들의 게이트단이 드레인 선택 라인 DSL을 공유한다. 또한, 각 셀 스트링의 소오스 선택 트랜지스터SST들은 그들의 소오스단이 공통 소오스 라인 CSL을 공유하고, 그들의 게이트단은 소오스 선택 라인 SSL을 공유한다. The drain select transistors DSTs of each cell string share their drain select line DSL. In addition, the source select transistors SST of each cell string have their source end sharing a common source line CSL, and their gate end sharing the source select line SSL.

드레인 선택 라인 DSL, 소오스 선택 라인 SSL, 및 공통 소오스 라인 CSL은 또 다른 로오(row) 라인이 된다.The drain select line DSL, the source select line SSL, and the common source line CSL become another row line.

개선된 NAND 플래쉬 메모리는 상술한 셀 블럭 110의 구성에서 페이지 단위로 소거를 수행할 수 있다. 즉, 워드라인 단위로 소거가 수행된다. 본 실시예에서는 페이지 단위 소거를 위해서 워드라인 스위칭부 130과 제어부 150가 사용된다.The improved NAND flash memory may perform erasing on a page basis in the cell block 110 described above. That is, the erase is performed in units of word lines. In the present embodiment, the word line switching unit 130 and the control unit 150 are used for page-by-page erasing.

워드라인 스위칭부 130는 각 워드라인 WL0 ~ WLn과, 드레인 선택 라인 DSL, 및 소오스 선택 라인 SSL을 접지 전압(OV) 레벨로 스위칭 접속하는 다수의 워드라인 스위치를 포함한다. 이때 접지 전압 레벨이 아니더라도 소거시 P웰에 인가되는 소거 전압 VEr과 충분한 전위차를 갖는 전압 레벨이라면 된다.The word line switching unit 130 includes a plurality of word line switches for switching the word lines WL0 to WLn, the drain select line DSL, and the source select line SSL to the ground voltage OV level. At this time, even if the ground voltage level is not the voltage level having a sufficient potential difference with the erase voltage VEr applied to the P well during erasing.

즉, 페이지 단위의 각 워드라인 WL0 ~ WLn은 대응되는 스위치를 통해 접지 전 레벨로 접속 구성될 수 있도록 되어 있다.That is, each word line WL0 to WLn in the page unit can be connected to a pre-ground level through a corresponding switch.

본 실시예에서 각 스위치는 NMOS트랜지스터로 구성되어 있으나, 그 밖에 다른 스위칭소자로서 구현이 가능하다.In the present embodiment, each switch is composed of an NMOS transistor, but can be implemented as other switching elements.

제어부 150은 소거 명령 ERA와 로오 어드레스 ADDR를 입력받아 각 스위치의 턴-온 및 턴-오프를 제어하는 바, 선택된 워드라인의 스위치만을 턴-온시켜 선택된 워드라인이 접지 전압 레벨을 갖도록 한다. The controller 150 controls the turn-on and turn-off of each switch by receiving the erase command ERA and the row address ADDR, so that only the switch of the selected word line is turned on so that the selected word line has a ground voltage level.

도 1의 구성을 갖는 개선된 플래쉬 메모리 소자의 소거 동작을 상세히 설명한다.The erase operation of the improved flash memory device having the configuration of FIG. 1 will be described in detail.

제어부 150은 소거 명령어 ERA과 어드레스 ADDR을 입력받아 소거하고자 하는 페이지 110A의 워드라인 WL1에 접속된 스위치만을 턴-온시킨다. 이에 의해 해당 워드라인 WL1만이 접지 레벨이되고 나머지 워드라인과 드레인 선택 라인 및 소오스 선택 라인에는 플로팅된다.The controller 150 receives the erase command ERA and the address ADDR and turns on only the switch connected to the word line WL1 of page 110A to be erased. As a result, only the word line WL1 becomes the ground level and floats to the remaining word line, the drain select line, and the source select line.

이 상태에서 P웰에 소거 전압 VEr이 인가되면 선택된 페이지의 워드라인 WL1 과 P웰간에 소거 전압 VEr의 전위차가 발행하여 F-N 터널링 원리에 의해 소거가 수행된다. In this state, when the erase voltage VEr is applied to the P well, the potential difference of the erase voltage VEr is generated between the word line WL1 and the P well of the selected page, and the erase is performed according to the F-N tunneling principle.

한편, 선택되지 않은 페이지의 경우 P웰이 소거 전압(VEr)으로 상승할 때 해당 워드라인의 캐패시턴스와 워드라인과 P웰 간의 캐패시턴스로 인한 커플링 효과로 비선택된 워드라인의 전압이 소거전압 VEr 만큼 상승하게 되므로써, 워드라인과 P웰간의 전압차가 작아 소거가 이루어지지 않는다. 이때, 비트라인 BL0 ~ BLm 및 공통 소오스 라인 CSL은 플로팅 상태를 유지한다.Meanwhile, in the case of the unselected page, when the P well rises to the erase voltage VEr, the voltage of the unselected word line is equal to the erase voltage VEr due to the coupling effect due to the capacitance of the corresponding word line and the capacitance between the word line and the P well. As a result, the voltage difference between the word line and the P well is small, so that the erasure is not performed. At this time, the bit lines BL0 to BLm and the common source line CSL maintain a floating state.

결국, 개선된 플래쉬 메모리 소자는 원하는 워드라인 단위로 소거를 수행할 수 있다. 실시예에서는 하나의 워드라인만이 선택되어 그 워드라인에 공유되는 셀에서만 소거가 이루어지는 것을 설명하고 있으나, 제어부 150은 블럭 110 내의 다수의 워드라인 스위치를 동시에 턴-온시키도록 구성될 수 있고, 이에 의해 블럭에서 특정 그룹의 워드라인 단위에서 소거가 이루어질 수 있다.As a result, the improved flash memory device may perform erase in units of desired word lines. In the embodiment, only one word line is selected and erase is performed only in a cell shared with the word line. However, the controller 150 may be configured to simultaneously turn on a plurality of word line switches in the block 110. As a result, the block may be erased in units of word lines in a specific group.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 구성도.1 is a block diagram of a flash memory device according to a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

110 : 셀 블럭110: cell block

130 : 워드라인 스위칭부130: word line switching unit

150 : 제어부150: control unit