WO2020121491A1 - Semiconductor module and manufacturing method thereof - Google Patents

The purpose of the present invention is to provide a semiconductor module that can suppress damage to electrodes, and a manufacturing method thereof.　This manufacturing method involves a step in which an electrode layer 23 is formed, for each of multiple circuit modules 20, in a position at a different distance from the opposite surface 222 of a wiring layer 22 that is opposite of the facing surface 221 thereof that faces a substrate 21, a step in which the circuit modules 20 are laminated from the bottom layer to the top layer, in order of increasing distance of the electrode layers 23, and a step in which a via 50 that passes through the multiple laminated circuit modules 20 is formed to electrically connect the laminated circuit modules 20.

半導体モジュール及びその製造方法Semiconductor module and manufacturing method thereof

　本発明は、半導体モジュール及びその製造方法に関する。 The present invention relates to a semiconductor module and its manufacturing method.

　従来より、記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、大面積の増加等により、この種の大容量化は限界に達してきている。 Conventionally, volatile memory (RAM) such as DRAM (Dynamic Random Access Memory) has been known as a storage device. The DRAM is required to have a high capacity of an arithmetic unit (hereinafter, referred to as a logic chip) and a large capacity capable of withstanding an increase in data amount. Therefore, it has been attempted to increase the capacity by miniaturizing the memory (memory cell array, memory chip) and planarly adding cells. On the other hand, due to the sensitivity to noise due to miniaturization, the increase in large area, etc., the increase in capacity of this kind has reached its limit.

　そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）することで、大容量化を実現する技術が開発されている。このような技術を採用した装置として、シリコン基板の厚さ方向に貫通する電極を用いて、積層されたチップを電気的に接続する方法が提案されている（例えば、特許文献１参照）。 Therefore, recently, a technology has been developed that realizes a large capacity by stacking a plurality of planar memories and making them three-dimensional (3D). As a device adopting such a technique, a method of electrically connecting stacked chips by using electrodes penetrating in the thickness direction of a silicon substrate has been proposed (for example, see Patent Document 1).

　特許文献１に記載の方法では、電極部を上方に向けた複数のウェハを位置合わせした後に積層することが開示されている。また、特許文献１の方法では、電極部に配置されている電極が積層方向に沿ってテーパ状に配置されるようにウェハを積層することが開示されている。次いで、特許文献１の方法では、最上層の電極部から最下層の電極部まで貫通する貫通孔を形成することが開示されている。 The method described in Patent Document 1 discloses stacking after aligning a plurality of wafers with the electrode portions facing upward. Further, the method of Patent Document 1 discloses stacking wafers such that the electrodes arranged in the electrode portion are arranged in a tapered shape along the stacking direction. Then, in the method of Patent Document 1, it is disclosed that a through hole that penetrates from the uppermost electrode portion to the lowermost electrode portion is formed.

　ところで、特許文献１の方法では、貫通孔を形成する際に、最上層並びに中間層の電極がハードマスクとして用いられる。そのため、上層の電極程、エッチングに曝される時間が長くなる。そのため、上層の電極程、ダメージが蓄積される。例えば、上層の電極程、ダメージにより、厚さが薄くなる。特に、ウェハの積層枚数が多くなると、ダメージの蓄積により、電極が消失する可能性があった。 By the way, in the method of Patent Document 1, the electrodes of the uppermost layer and the intermediate layer are used as hard masks when forming the through holes. Therefore, the upper layer electrode has a longer exposure time to etching. Therefore, damage is accumulated in the upper layer electrode. For example, the upper electrode becomes thinner due to damage. In particular, when the number of stacked wafers is large, the electrodes may disappear due to damage accumulation.

　本発明は、電極へのダメージを抑制することが可能な半導体モジュール及びその製造方法を提供することを目的とする。 An object of the present invention is to provide a semiconductor module capable of suppressing damage to electrodes and a manufacturing method thereof.

　本発明は、複数の回路モジュールを積層して半導体モジュールを製造する製造方法であって、基板と前記基板の一方の面に隣接する配線層とを有する複数の前記回路モジュールを製造するステップであって、複数の前記回路モジュールのそれぞれについて電極層を形成するステップを有するステップと、複数の前記回路モジュールを最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように回路モジュールを積層するステップと、最上層から最下層に向けて前記回路モジュールの積層方向に伸び、前記回路モジュールのそれぞれの前記電極層が露出したビアホールを形成するステップであって、最上層から最下層に向けて前記回路モジュールの積層方向に伸びるビアホールの下穴を形成するステップと、前記下穴を大きくすることで、前記最下層の前記回路モジュールの前記電極層及び前記最下層でない前記回路モジュールの前記電極層を露出させるステップとを有するステップと、前記ビアホールに導体を配置することで、積層された複数の前記回路モジュールを貫通するビアを形成してそれぞれの前記電極層を電気的に接続するステップと、を備える半導体モジュールの製造方法に関する。また、前記回路モジュールを製造するステップは、複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面とは逆の反対面からの距離が異なる位置に電極層を形成するステップと、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップと、を含んでもよい。 The present invention is a manufacturing method for manufacturing a semiconductor module by stacking a plurality of circuit modules, which is a step of manufacturing a plurality of the circuit modules having a substrate and a wiring layer adjacent to one surface of the substrate. A step of forming an electrode layer for each of the plurality of circuit modules, and a step of stacking the plurality of circuit modules from the bottom layer to the top layer, from the bottom layer to the top layer. Stacking the circuit modules so that the wiring layers and the substrate are alternately arranged; and extending in the stacking direction of the circuit modules from the uppermost layer to the lowermost layer, exposing the respective electrode layers of the circuit modules. A step of forming a via hole, the step of forming a pilot hole of a via hole extending in the stacking direction of the circuit module from the uppermost layer to the bottom layer, and by increasing the pilot hole, the circuit of the bottom layer A step of exposing the electrode layer of the module and the electrode layer of the circuit module that is not the lowermost layer; and arranging a conductor in the via hole to form a via penetrating the plurality of stacked circuit modules. Forming and electrically connecting the respective electrode layers to each other. In the step of manufacturing the circuit module, an electrode layer is formed on each of the plurality of circuit modules at a position different in distance from an opposite surface opposite to a facing surface facing the substrate, of the wiring layer surfaces. And a step of stacking the circuit modules from the bottom layer to the top layer in the ascending order of the distance between the electrode layers.

　また、前記回路モジュールを製造するステップは、複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面からの距離が異なる位置に電極層を形成するステップと、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップと、を含んでもよい。 In addition, the step of manufacturing the circuit module includes, for each of the plurality of circuit modules, a step of forming an electrode layer on a surface of the wiring layer at a position different in distance from a facing surface facing the substrate, and a bottom layer. To the uppermost layer, the step of stacking the circuit modules in ascending order of the distance between the electrode layers may be included.

　また、前記ビアホールを形成するステップでは、最上層から最下層に向けて縮径する前記ビアホールが形成されるのが好ましい。 Also, in the step of forming the via hole, it is preferable that the via hole whose diameter is reduced from the uppermost layer to the lowermost layer is formed.

　また、前記電極層を形成するステップでは、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアホールの縮径率に合わせた位置に前記電極層が形成されるのが好ましい。 Further, in the step of forming the electrode layer, it is preferable that the electrode layer is formed at a position corresponding to the diameter reduction ratio of the via hole at a position intersecting the stacking direction of the circuit modules to be stacked.

　また、本発明は、積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、前記回路モジュールは、基板と、前記基板に一方の面を対向面として対向させて配置される配線層と、前記配線層の内部に配置される電極層と、を備え、前記回路モジュールは、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように積層され、前記ビアは、最上層から最下層に向けて縮径し、前記ビアを形成するためのビアホールの形成の際に積層方向に削られる前記電極層の削られる厚さであって、最も最下層側に配置される前記電極層の削られる厚さに対して、それ以外の前記電極層の削られる厚さが２倍から５倍である半導体モジュールに関する。 Further, the present invention is a semiconductor module comprising a plurality of stacked circuit modules and a via extending in the stacking direction and electrically connecting the plurality of circuit modules, wherein the circuit module is a substrate, The circuit module is provided with a wiring layer arranged to face the substrate with one surface as an opposite surface, and an electrode layer arranged inside the wiring layer, and the circuit module is arranged from the bottom layer to the top layer. The wiring layers and the substrate are stacked so as to be arranged alternately, the vias are reduced in diameter from the uppermost layer to the lowermost layer, and are cut in the stacking direction when forming via holes for forming the vias. The scraped thickness of the electrode layer, and the scraped thickness of the other electrode layers is 2 to 5 times the scraped thickness of the electrode layer disposed on the lowest side. The present invention relates to a semiconductor module.

　また、本発明は、積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、前記回路モジュールは、基板と、前記基板に一方の面を対向面として対向させて配置される配線層と、前記配線層の内部に配置される電極層と、を備え、前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面とは逆の反対面から電極層までの距離が小さい順に積層され、前記ビアは、最上層から最下層に向けて縮径する半導体モジュールに関する。 Further, the present invention is a semiconductor module comprising a plurality of stacked circuit modules and a via extending in the stacking direction and electrically connecting the plurality of circuit modules, wherein the circuit module is a substrate, The circuit module is provided with wiring layers arranged on the substrate with one surface facing each other, and electrode layers arranged inside the wiring layer, wherein the circuit module is wired from the bottom layer to the top layer. The layers and the substrate are laminated so as to be alternately arranged, and the distance from the lowermost layer to the uppermost layer is the distance from the opposite surface of the wiring layer surface opposite to the opposite surface facing the substrate to the electrode layer. The semiconductor module is stacked in ascending order, and the vias are reduced in diameter from the uppermost layer to the lowermost layer.

　また、本発明は、積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、前記回路モジュールは、基板と、前記基板に一方の面を対向面として対向させて配置される配線層と、前記配線層の内部に配置される電極層と、を備え、前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面から電極層までの距離が小さい順に積層され、前記ビアは、最上層から最下層に向けて縮径する半導体モジュールに関する。 Further, the present invention is a semiconductor module comprising a plurality of stacked circuit modules and a via extending in the stacking direction and electrically connecting the plurality of circuit modules, wherein the circuit module is a substrate, The circuit module is provided with wiring layers arranged on the substrate with one surface facing each other, and electrode layers arranged inside the wiring layer, wherein the circuit module is wired from the bottom layer to the top layer. The layers and the substrates are laminated so as to be alternately arranged, and from the bottom layer to the top layer, the layers of the wiring layer are laminated in the order of increasing distance from the facing surface facing the substrate to the electrode layer, The via relates to a semiconductor module whose diameter is reduced from the top layer to the bottom layer.

　また、前記電極層は、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアの縮径率に合わせた位置に配置されるのが好ましい。 Further, it is preferable that the electrode layer is arranged at a position corresponding to a diameter reduction ratio of the via at a position intersecting a laminating direction of the circuit modules to be laminated.

　また、前記電極層は、平面視環状又は突片状に形成されるのが好ましい。 Further, it is preferable that the electrode layer is formed in an annular shape or a protruding piece shape in a plan view.

　本発明によれば、電極へのダメージを抑制することが可能な半導体モジュール及びその製造方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor module capable of suppressing damage to electrodes and a manufacturing method thereof.

本発明の第１実施形態に係る半導体モジュールの概略断面図を示す。1 is a schematic sectional view of a semiconductor module according to a first embodiment of the present invention. 第１実施形態に係る半導体モジュールの複数の回路モジュールを積層した後の半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of the semiconductor module after stacking a plurality of circuit modules of the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of a semiconductor module in which a part of a via hole is formed in the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of a semiconductor module in which a part of a via hole is formed in the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of a semiconductor module in which a part of a via hole is formed in the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of a semiconductor module in which a part of a via hole is formed in the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールにビアホールを形成した半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of a semiconductor module in which a via hole is formed in the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールのビアホールに酸化膜層を形成した半導体モジュールの概略断面図を示す。1 is a schematic cross-sectional view of a semiconductor module in which an oxide film layer is formed in a via hole of the semiconductor module according to the first embodiment. 第１実施形態に係る半導体モジュールにビアを形成した半導体モジュールの概略断面図を示す。FIG. 3 is a schematic cross-sectional view of a semiconductor module in which a via is formed in the semiconductor module according to the first embodiment. 本発明の第２実施形態に係る半導体モジュールの概略断面図を示す。The schematic sectional drawing of the semiconductor module which concerns on 2nd Embodiment of this invention is shown. 第２実施形態に係る半導体モジュールの複数の回路モジュールを積層した後の半導体モジュールの概略断面図を示す。The schematic cross-sectional view of the semiconductor module after laminating|stacking the some circuit module of the semiconductor module which concerns on 2nd Embodiment is shown. 本発明の第３実施形態に係る半導体モジュールの最下層の回路モジュールに形成される電極層を示す平面図である。It is a top view which shows the electrode layer formed in the circuit module of the lowest layer of the semiconductor module which concerns on 3rd Embodiment of this invention. 第３実施形態に係る半導体モジュールの最下層以外の一回路モジュールに形成される電極層を示す平面図である。It is a top view showing an electrode layer formed in one circuit module other than the bottom layer of a semiconductor module concerning a 3rd embodiment. 第３実施形態に係る半導体モジュールの最下層以外の一回路モジュールに形成される電極層の他の例を示す平面図である。It is a top view showing other examples of the electrode layer formed in one circuit module other than the bottommost layer of the semiconductor module concerning a 3rd embodiment. 第３実施形態に係る半導体モジュールの最下層以外の一回路モジュールに形成される電極層の他の例を示す平面図である。It is a top view showing other examples of the electrode layer formed in one circuit module other than the bottommost layer of the semiconductor module concerning a 3rd embodiment.

　以下、本発明の各実施形態に係る半導体モジュール１及びその製造方法について、図１～図１５を参照して説明する。 Hereinafter, the semiconductor module 1 according to each embodiment of the present invention and the manufacturing method thereof will be described with reference to FIGS. 1 to 15.

　各実施形態の半導体モジュール１及びその製造方法を説明する前に、各実施形態の半導体モジュール１の概要について説明する。
　各実施形態に係る半導体モジュール１は、例えば、メモリモジュールであり、複数の回路モジュール２０（ＲＡＭ）をインターフェースモジュール１０（例えばＡｃｔｉｖｅ　Ｉｎｔｅｒｐｏｓｅｒ（ＡＩＰ））上に積層して構成される。インターフェースモジュール１０も回路モジュール２０の一例である。インターフェースモジュール１０を用いない構成もメモリモジュールの一例である。また、各実施形態に係る半導体モジュール１において、複数の回路モジュール２０は、１つの貫通電極（ビア５０）によって、電気的に接続される。 Before describing the semiconductor module 1 of each embodiment and the manufacturing method thereof, an outline of the semiconductor module 1 of each embodiment will be described.
The semiconductor module 1 according to each embodiment is, for example, a memory module, and is configured by stacking a plurality of circuit modules 20 (RAM) on an interface module 10 (for example, Active Interposer (AIP)). The interface module 10 is also an example of the circuit module 20. A configuration that does not use the interface module 10 is also an example of a memory module. Further, in the semiconductor module 1 according to each embodiment, the plurality of circuit modules 20 are electrically connected by one through electrode (via 50).

　各実施形態に係る半導体モジュール１は、ビア５０を形成するためのエッチングによる、積層された回路モジュール２０のエッチング量に鑑みて、エッチングによって露出する電極層２３の形成位置を変化させることも好適である。例えば、積層された回路モジュール２０の表面から厚さ方向に縮径するビアホール３０について、積層された回路モジュール２０を間欠的にエッチングすることにより形成する場合を考える。この場合、表面側のビアホール３０は、深さ方向先端側に比べて径が大きくなり、エッチングに曝される回路モジュール２０の面積が大きくなる。このため、積層された回路モジュール２０の表面側は、同じ時間エッチングした場合であっても、積層された回路モジュール２０の深さ方向先端側よりもエッチングされる量が多くなる。このことを踏まえ、各実施形態では、エッチングにより露出される電極層２３の形成位置が調整されてもよい。なお、以下の実施形態では、半導体モジュール１の表面側を上層側、深さ方向先端側を下層側として説明する。 In the semiconductor module 1 according to each embodiment, it is also preferable to change the formation position of the electrode layer 23 exposed by etching in consideration of the etching amount of the stacked circuit modules 20 by etching for forming the via 50. is there. For example, consider a case where the via holes 30 whose diameter is reduced in the thickness direction from the surface of the stacked circuit modules 20 are formed by intermittently etching the stacked circuit modules 20. In this case, the diameter of the via hole 30 on the front surface side is larger than that on the front end side in the depth direction, and the area of the circuit module 20 exposed to etching is large. Therefore, the surface side of the stacked circuit module 20 is etched more than the front end side of the stacked circuit module 20 in the depth direction even when the same time is etched. Based on this, in each embodiment, the formation position of the electrode layer 23 exposed by etching may be adjusted. In the following embodiments, the surface side of the semiconductor module 1 will be described as an upper layer side, and the depth direction tip side will be described as a lower layer side.

［第１実施形態］
　次に、本発明の第１実施形態に係る半導体モジュール１及びその製造方法について、図１から図１０を参照して説明する。
　半導体モジュール１は、図１に示すように、インターフェースモジュール１０と、複数の回路モジュール２０と、ビアホール３０と、酸化膜４０と、ビア５０と、電極端子６０と、を備える。半導体モジュール１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。 [First Embodiment]
Next, the semiconductor module 1 according to the first embodiment of the present invention and the method for manufacturing the same will be described with reference to FIGS. 1 to 10.
As shown in FIG. 1, the semiconductor module 1 includes an interface module 10, a plurality of circuit modules 20, a via hole 30, an oxide film 40, a via 50, and an electrode terminal 60. The semiconductor module 1 is, for example, a DRAM (Dynamic Random Access Memory).

　インターフェースモジュール１０は、板状体であり、半導体モジュール１の最下層に配置される。インターフェースモジュール１０は、インターフェース基板１１と、インターフェース配線層１２と、インターフェース電極層１３と、を備える。なお、インターフェースモジュール１０は、後述する回路モジュール２０の一例であってよい。そこで、以下の説明では、インターフェース基板１１は、基板２１と記載されることもある。また、インターフェース配線層１２は、配線層２２と記載されることもある。また、インターフェース電極層１３は、電極層２３と記載されることもある。 The interface module 10 is a plate-shaped body and is arranged in the lowest layer of the semiconductor module 1. The interface module 10 includes an interface board 11, an interface wiring layer 12, and an interface electrode layer 13. The interface module 10 may be an example of the circuit module 20 described later. Therefore, in the following description, the interface board 11 may be referred to as the board 21. The interface wiring layer 12 may also be described as the wiring layer 22. The interface electrode layer 13 may also be referred to as the electrode layer 23.

　インターフェース基板１１は、例えばＳｉ基板である。
　インターフェース配線層１２は、積層方向に交差する面のうち、一方の対向面１２１でインターフェース基板１１に対向して配置される。インターフェース配線層１２は、例えば、電子回路（図示せず）を絶縁層（例えば、ＳｉＯ２、図示せず）によって被覆した構成を有する。 The interface substrate 11 is, for example, a Si substrate.
The interface wiring layer 12 is arranged to face the interface substrate 11 on one of the facing surfaces 121 of the surfaces intersecting in the stacking direction. The interface wiring layer 12 has, for example, a structure in which an electronic circuit (not shown) is covered with an insulating layer (eg, SiO 2, not shown).

　インターフェース電極層１３は、例えば、Ａｌ層である。インターフェース電極層１３は、インターフェース配線層１２の内部に配置される。本実施形態において、インターフェース電極層１３は、インターフェース配線層１２の厚さ方向において、インターフェース配線層１２の面のうち、対向面１２１とは逆の反対面１２２から所定の距離だけ離れた位置に配置される。また、インターフェース電極層１３は、積層方向に交差する方向において、後述するビアホール３０の底部に露出する位置に配置される。 The interface electrode layer 13 is, for example, an Al layer. The interface electrode layer 13 is arranged inside the interface wiring layer 12. In the present embodiment, the interface electrode layer 13 is arranged at a position apart from the opposite surface 122 of the surface of the interface wiring layer 12 opposite to the opposite surface 121 by a predetermined distance in the thickness direction of the interface wiring layer 12. To be done. Further, the interface electrode layer 13 is arranged at a position exposed at the bottom of the via hole 30 described later in the direction intersecting the stacking direction.

　複数の回路モジュール２０は、インターフェースモジュール１０に積層される。具体的には、複数の回路モジュール２０は、インターフェースモジュール１０のインターフェース配線層１２の反対面１２２に隣接して配置される。複数の回路モジュール２０のそれぞれは、基板２１と、配線層２２と、電極層２３と、を備える。 A plurality of circuit modules 20 are stacked on the interface module 10. Specifically, the plurality of circuit modules 20 are arranged adjacent to the opposite surface 122 of the interface wiring layer 12 of the interface module 10. Each of the plurality of circuit modules 20 includes a substrate 21, a wiring layer 22, and an electrode layer 23.

　基板２１は、例えば、Ｓｉ基板である。基板２１は、例えば、一方の面を研磨して構成される。本実施形態において、基板２１の一方の面は、隣接するインターフェースモジュール１０のインターフェース配線層１２又は回路モジュール２０の配線層２２に隣接して配置される。 The substrate 21 is, for example, a Si substrate. The substrate 21 is formed by polishing one surface, for example. In this embodiment, one surface of the substrate 21 is arranged adjacent to the interface wiring layer 12 of the adjacent interface module 10 or the wiring layer 22 of the circuit module 20.

　配線層２２は、基板２１の他方の面側に配置される。具体的には、配線層２２は、基板２１に一方の面を対向面２２１として対向させて配置される。配線層２２は、電子回路（図示せず）を絶縁層（図示せず）に被覆されて構成される。 The wiring layer 22 is arranged on the other surface side of the substrate 21. Specifically, the wiring layer 22 is arranged so that one surface of the wiring layer 22 faces the facing surface 221 as the facing surface 221. The wiring layer 22 is configured by covering an electronic circuit (not shown) with an insulating layer (not shown).

　電極層２３は、配線層２２の内部に配置される。電極層２３は、例えば、Ａｌ層である。本実施形態において、電極層２３は、回路モジュール２０ごとに、配線層２２の面のうち、基板２１と対向する対向面２２１とは逆の反対面２２２からの距離が異なる位置に形成されてもよい（例えば、図２のｔ１からｔ５）。また、本実施形態において、電極層２３は、基板２１（又は対向面２２１）との間の配線層２２の距離を他の回路モジュール２０（及びインターフェースモジュール１０）における電極層２３と基板２１との間の距離と同じ距離になるように配置される（例えば、図２のｔ０）。また、電極層２３は、積層方向に交差する方向において、後述するビアホール３０の位置で露出する位置に配置される。 The electrode layer 23 is arranged inside the wiring layer 22. The electrode layer 23 is, for example, an Al layer. In the present embodiment, the electrode layer 23 is formed for each circuit module 20 at a position different in distance from the opposite surface 222 of the surface of the wiring layer 22 opposite to the opposite surface 221 facing the substrate 21. Good (eg, t1 to t5 in FIG. 2). Further, in the present embodiment, the electrode layer 23 has a distance between the substrate 21 (or the facing surface 221) and the wiring layer 22 that is different from that of the electrode layer 23 and the substrate 21 in the other circuit module 20 (and the interface module 10 ). They are arranged so as to have the same distance as the distance between them (for example, t0 in FIG. 2). In addition, the electrode layer 23 is arranged at a position exposed at a position of a via hole 30 described later in a direction intersecting the stacking direction.

　以上のインターフェースモジュール１０及び回路モジュール２０によれば、図２に示すように、最下層から最上層に向けて、基板２１（インターフェース基板１１）を下層側とし、配線層２２（インターフェース配線層１２）を上層側として順に積層される。これにより、インターフェースモジュール１０及び回路モジュール２０は、最下層から最上層に向けて、基板２１及び配線層２２を交互に配置するように積層される。そして、最上層の回路モジュール２０の配線層２２の反対面は、露出した状態で配置される。 According to the interface module 10 and the circuit module 20 described above, as shown in FIG. 2, the substrate 21 (the interface substrate 11) is the lower layer side and the wiring layer 22 (the interface wiring layer 12) from the lowermost layer to the uppermost layer. Are laminated in order with the upper layer side as the upper layer side. Thereby, the interface module 10 and the circuit module 20 are stacked so that the board 21 and the wiring layer 22 are alternately arranged from the lowermost layer to the uppermost layer. Then, the opposite surface of the wiring layer 22 of the uppermost circuit module 20 is arranged in an exposed state.

　本実施形態では、４つの回路モジュール２０が、インターフェースモジュール１０の上に配置される。そして、インターフェースモジュール１０と４つの回路モジュール２０とは、最下層から最上層に向けて、配線層２２（１２）の面のうち、基板２１（１１）と対向する対向面２２１（１２１）とは逆の反対面２２２（１２２）から距離が小さい順に積層されることも好適である。例えば、インターフェースモジュール１０と４つの回路モジュール２０とは、図２に示すｔ１からｔ５が、ｔ１＞ｔ２＞ｔ３＞ｔ４＞ｔ５となる順に積層されてもよい。 In this embodiment, four circuit modules 20 are arranged on the interface module 10. The interface module 10 and the four circuit modules 20 are arranged so that the facing surface 221 (121) facing the substrate 21 (11) of the surface of the wiring layer 22 (12) faces from the lowermost layer to the uppermost layer. It is also preferable that the layers are stacked in order of increasing distance from the opposite surface 222 (122). For example, the interface module 10 and the four circuit modules 20 may be laminated in the order of t1 to t5 shown in FIG. 2 such that t1>t2>t3>t4>t5.

　また、電極層２３は、積層される回路モジュール２０の積層方向に交差する方向において、後述するビア５０の縮径率に合わせた位置に配置される。即ち、電極層２３は、後述するビア５０の形成面に沿う位置に沿って配置される。 Further, the electrode layer 23 is arranged at a position matching the diameter reduction ratio of the via 50 described later in the direction intersecting the stacking direction of the circuit modules 20 to be stacked. That is, the electrode layer 23 is arranged along the position along the formation surface of the via 50 described later.

　ビアホール３０は、複数の回路モジュール２０の最上層からインターフェースモジュール１０まで配置される。具体的には、ビアホール３０は、複数の回路モジュール２０の最上層からインターフェースモジュール１０のインターフェース配線層１２まで配置される。ビアホール３０は、最上層から最下層に向けて、縮径するテーパ状に形成される。また、ビアホール３０は、先端において、インターフェースモジュール１０のインターフェース電極層１３を露出する。そして、ビアホール３０は、回路モジュール２０の電極層２３の上面を露出する段状に形成される。 The via hole 30 is arranged from the uppermost layer of the plurality of circuit modules 20 to the interface module 10. Specifically, the via holes 30 are arranged from the uppermost layer of the plurality of circuit modules 20 to the interface wiring layer 12 of the interface module 10. The via hole 30 is formed in a tapered shape whose diameter decreases from the uppermost layer to the lowermost layer. The via hole 30 exposes the interface electrode layer 13 of the interface module 10 at the tip. Then, the via hole 30 is formed in a step shape exposing the upper surface of the electrode layer 23 of the circuit module 20.

　酸化膜４０は、例えば、ＳｉＯ２の膜である。酸化膜４０は、ビアホール３０の形成面に沿って配置される。また、酸化膜４０は、電極層２３の上面を露出するように配置される。 The oxide film 40 is, for example, a SiO2 film. The oxide film 40 is arranged along the formation surface of the via hole 30. Further, the oxide film 40 is arranged so as to expose the upper surface of the electrode layer 23.

　ビア５０は、ビアホール３０の位置に配置される。具体的には、ビア５０は、ビアホール３０を充填する位置に配置される。ビア５０は、例えば、金属である。ビア５０は、ビアホール３０の位置に配置されることで、酸化膜４０に隣接して配置される。ビア５０は、複数の回路モジュール２０を電気的に接続する。より詳しくは、ビア５０は、複数の回路モジュール２０のそれぞれの電極層２３を電気的に接続する。また、ビア５０は、インターフェースモジュール１０のインターフェース電極層１３と、複数の回路モジュール２０の電極層２３とを電気的に接続する。本実施形態において、ビア５０は、回路モジュール２０の積層される方向とは逆の方向に縮径する。換言すると、ビア５０は、最上層から最下層に向けて縮径するテーパ状に形成される。 The via 50 is arranged at the position of the via hole 30. Specifically, the via 50 is arranged at a position to fill the via hole 30. The via 50 is, for example, metal. The via 50 is arranged adjacent to the oxide film 40 by being arranged at the position of the via hole 30. The via 50 electrically connects the plurality of circuit modules 20. More specifically, the via 50 electrically connects the respective electrode layers 23 of the plurality of circuit modules 20. In addition, the via 50 electrically connects the interface electrode layer 13 of the interface module 10 and the electrode layers 23 of the plurality of circuit modules 20. In this embodiment, the diameter of the via 50 is reduced in the direction opposite to the direction in which the circuit modules 20 are stacked. In other words, the via 50 is formed in a tapered shape whose diameter decreases from the uppermost layer to the lowermost layer.

　以上のビアホール３０及びビア５０によれば、本実施形態において、ビア５０の形成のためのビアホール３０の形成の際に、インターフェース電極層１３及び電極層２３が積層方向に削られる。最も最下層側に配置されるインターフェース電極層１３の積層方向に削られる厚さに対して、それ以外の電極層２３の積層方向に削られる厚さは、例えば、２倍から５倍となることが考えられる。 According to the via hole 30 and the via 50 described above, in the present embodiment, the interface electrode layer 13 and the electrode layer 23 are cut in the stacking direction when the via hole 30 for forming the via 50 is formed. The thickness of the other electrode layers 23 cut in the stacking direction is, for example, 2 to 5 times the thickness of the bottommost interface electrode layer 13 cut in the stacking direction. Can be considered.

　電極端子６０は、回路モジュール２０の配線層２２の上に配置される。より詳しくは、電極端子６０は、最上層の回路モジュール２０の配線層２２の反対面の上に配置される。電極端子６０は、例えば、ビア５０と同じ金属で形成される。電極端子６０は、ビア５０を介して電極層２３（インターフェース電極層１３）のそれぞれと外部とを電気的に結合するために配置される。 The electrode terminal 60 is arranged on the wiring layer 22 of the circuit module 20. More specifically, the electrode terminal 60 is arranged on the opposite surface of the wiring layer 22 of the uppermost circuit module 20. The electrode terminal 60 is formed of, for example, the same metal as the via 50. The electrode terminals 60 are arranged to electrically couple each of the electrode layers 23 (interface electrode layers 13) to the outside via the vias 50.

　次に、本実施形態の半導体モジュール１の製造方法について。図１から図１０を参照して説明する。
　半導体モジュール１の製造方法は、回路モジュール２０を製造するステップと、回路モジュール２０を積層するステップと、ビアホール３０を形成するステップと、電極層２３（インターフェース電極層１３）を電気的に接続するステップと、電極端子６０を形成するステップと、を備える。 Next, a method of manufacturing the semiconductor module 1 of the present embodiment. This will be described with reference to FIGS. 1 to 10.
The manufacturing method of the semiconductor module 1 includes a step of manufacturing the circuit module 20, a step of stacking the circuit modules 20, a step of forming the via hole 30, and a step of electrically connecting the electrode layer 23 (interface electrode layer 13). And a step of forming the electrode terminal 60.

　まず、回路モジュール２０を製造するステップが実行される。回路モジュール２０を製造するステップは、基板２１及び配線層２２を用意するステップと、電極層２３を形成するステップと、を備える。 First, the step of manufacturing the circuit module 20 is executed. The step of manufacturing the circuit module 20 includes a step of preparing the substrate 21 and the wiring layer 22, and a step of forming the electrode layer 23.

　基板２１及び配線層２２を用意するステップでは、基板２１と基板２１の一方の面に隣接する配線層２２とを有する回路モジュール２０が用意される。次いで、電極層２３を形成するステップにおいて、複数の回路モジュール２０のそれぞれについて電極層２３が形成される。このとき、配線層２２の面のうち、基板２１と対向する対向面２２１とは逆の反対面２２２からの距離が異なる位置に電極層２３が形成されてもよい。電極層２３を形成するステップでは、積層される回路モジュール２０の積層方向に交差する方向の位置において、ビアホール３０の縮径率に合わせた位置に電極層２３が形成される。 In the step of preparing the substrate 21 and the wiring layer 22, the circuit module 20 having the substrate 21 and the wiring layer 22 adjacent to one surface of the substrate 21 is prepared. Next, in the step of forming the electrode layer 23, the electrode layer 23 is formed for each of the plurality of circuit modules 20. At this time, the electrode layer 23 may be formed on the surface of the wiring layer 22 at a position different in distance from the opposite surface 222 opposite to the facing surface 221 facing the substrate 21. In the step of forming the electrode layer 23, the electrode layer 23 is formed at a position corresponding to the diameter reduction ratio of the via hole 30 at a position intersecting the stacking direction of the stacked circuit modules 20.

　次いで、回路モジュール２０を積層するステップが実行される。回路モジュール２０を積層するステップでは、図２に示すように、インターフェースモジュール１０のインターフェース配線層１２の反対面の上に、複数の回路モジュール２０が積層される。回路モジュール２０は、最下層から最上層に向けて、配線層２２及び基板２１を交互に配置するように積層されるとともに、最下層から最上層に向けて、電極層２３の距離が小さい順に積層されてもよい。そして、最上層の回路モジュール２０の配線層２２の反対面の上に、回路モジュール２０の基板２１をエッチングするのと概略同じ時間でエッチングされる厚さのハードマスク７０が配置される。 Next, the step of stacking the circuit modules 20 is executed. In the step of stacking the circuit modules 20, as shown in FIG. 2, the plurality of circuit modules 20 are stacked on the surface of the interface module 10 opposite to the interface wiring layer 12. The circuit modules 20 are stacked so that the wiring layers 22 and the substrates 21 are alternately arranged from the bottom layer to the top layer, and the electrode layers 23 are stacked in order from the bottom layer to the top layer in order of increasing distance. May be done. Then, on the opposite surface of the wiring layer 22 of the uppermost circuit module 20, a hard mask 70 having a thickness that is etched in substantially the same time as that for etching the substrate 21 of the circuit module 20 is arranged.

　次いで、ビアホール３０を形成するステップが実行される。ビアホール３０を形成するステップでは、最上層から最下層に向けて回路モジュール２０の積層方向に伸び、回路モジュール２０のそれぞれの電極層２３（インターフェース電極層１３）が露出したビアホール３０が形成される。ビアホール３０を形成するステップは、ビアホール３０の下穴を形成するステップと、電極層２３（インターフェース電極層１３）を露出するステップと、を備える。 Next, the step of forming the via hole 30 is executed. In the step of forming the via holes 30, the via holes 30 extending from the uppermost layer to the lowermost layer in the stacking direction of the circuit module 20 and exposing the respective electrode layers 23 (interface electrode layers 13) of the circuit module 20 are formed. The step of forming the via hole 30 includes a step of forming a prepared hole of the via hole 30 and a step of exposing the electrode layer 23 (interface electrode layer 13).

　ビアホール３０の下穴を形成するステップでは、最上層から最下層に向けて回路モジュール２０の積層方向に伸びるビアホール３０の下穴が形成される。例えば、ビアホール３０の下穴を形成するステップでは、最も最下層に配置される電極層２３（インターフェース電極層１３）を露出する手前まで、ビアホール３０の下穴が形成される。本実施形態では、インターフェースモジュール１０の直上の回路モジュール２０（第４層の回路モジュール２０）の対向面２２１までの深さを有するビアホール３０の下穴が形成される。 In the step of forming the prepared hole of the via hole 30, the prepared hole of the via hole 30 extending from the uppermost layer to the lowermost layer in the stacking direction of the circuit modules 20 is formed. For example, in the step of forming the prepared hole of the via hole 30, the prepared hole of the via hole 30 is formed until before the electrode layer 23 (interface electrode layer 13) arranged at the lowest layer is exposed. In this embodiment, a prepared hole of the via hole 30 having a depth up to the facing surface 221 of the circuit module 20 (the fourth-layer circuit module 20) immediately above the interface module 10 is formed.

　まず、図３に示すように、回路モジュール２０の最上層にビアホール３０の下穴が形成される。具体的には、ハードマスク７０の露出面のうち、ビアホール３０の下穴の形成位置以外にフォトレジスト８０が配置される。そして、最上層の配線層２２の対向面２２１の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層の回路モジュール２０の電極層２３が露出しない径で形成される。 First, as shown in FIG. 3, a prepared hole of the via hole 30 is formed in the uppermost layer of the circuit module 20. Specifically, on the exposed surface of the hard mask 70, the photoresist 80 is arranged at a position other than the formation position of the prepared hole of the via hole 30. Then, the prepared hole of the via hole 30 is formed up to the position of the facing surface 221 of the uppermost wiring layer 22. At this time, the prepared hole of the via hole 30 is formed with a diameter such that the electrode layer 23 of the uppermost circuit module 20 is not exposed.

　次いで、図４に示すように、最上層の次の層（第２層）までビアホール３０の下穴が形成される。具体的には、既に形成されているビアホール３０の下穴の形成位置の径を拡大したフォトレジスト８０が配置される。そして、第２層の配線層２２の対向面２２１の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層及び第２層の回路モジュール２０の電極層２３が露出しない径で形成される。 Next, as shown in FIG. 4, a prepared hole of the via hole 30 is formed up to the layer next to the uppermost layer (second layer). Specifically, a photoresist 80 having an enlarged diameter at the formation position of the prepared hole of the via hole 30 that has already been formed is arranged. Then, the prepared hole of the via hole 30 is formed up to the position of the facing surface 221 of the second wiring layer 22. At this time, the prepared hole of the via hole 30 is formed with a diameter such that the electrode layers 23 of the circuit modules 20 of the uppermost layer and the second layer are not exposed.

　次いで、図５に示すように、第２層の次の層（第３層）までビアホール３０の下穴が形成される。具体的には、ビアホール３０の下穴の形成位置の径を拡大したフォトレジスト８０が配置される。そして、第３層の配線層２２の対向面２２１の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層から第３層の回路モジュール２０の電極層２３が露出しない径で形成される。 Next, as shown in FIG. 5, a prepared hole of the via hole 30 is formed up to the layer next to the second layer (third layer). Specifically, the photoresist 80 having an enlarged diameter at the formation position of the prepared hole of the via hole 30 is arranged. Then, the prepared hole of the via hole 30 is formed up to the position of the facing surface 221 of the third wiring layer 22. At this time, the prepared hole of the via hole 30 is formed with a diameter such that the electrode layer 23 of the circuit module 20 of the third layer from the uppermost layer is not exposed.

　次いで、図６に示すように、第３層の次の層（第４層）までビアホール３０の下穴が形成される。具体的には、ビアホール３０の下穴の形成位置の径を拡大したフォトレジスト８０が配置される。そして、第４層の配線層２２の対向面の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層から第４層の回路モジュール２０の積層方向に交差する方向の電極層２３の端面は露出してもよいが積層方向の一面は露出しない径で形成される。これにより、本実施形態では、インターフェースモジュール１０の直上の回路モジュール２０の基板２１を底とするビアホール３０の下穴が形成される。また、本実施形態では、積層方向において電極層２３（インターフェース電極層１３）が露出しない程度の径で、最上層から最下層に向けて縮径する径のビアホール３０の下穴が形成される。 Next, as shown in FIG. 6, a prepared hole of the via hole 30 is formed up to the layer next to the third layer (fourth layer). Specifically, the photoresist 80 having an enlarged diameter at the formation position of the prepared hole of the via hole 30 is arranged. Then, the prepared hole of the via hole 30 is formed up to the position of the opposing surface of the fourth wiring layer 22. At this time, the prepared hole of the via hole 30 is formed to have a diameter such that the end surface of the electrode layer 23 in the direction intersecting the stacking direction of the fourth-layer circuit module 20 from the uppermost layer may be exposed, but one surface in the stacking direction is not exposed. To be done. As a result, in this embodiment, a pilot hole of the via hole 30 having the substrate 21 of the circuit module 20 immediately above the interface module 10 as a bottom is formed. Further, in the present embodiment, a prepared hole of the via hole 30 having a diameter that does not expose the electrode layer 23 (interface electrode layer 13) in the stacking direction and has a diameter that decreases from the uppermost layer to the lowermost layer is formed.

　次いで、電極層２３（インターフェース電極層１３）を露出するステップが実行される。電極層２３（インターフェース電極層１３）を露出するステップでは、ビアホール３０の下穴を大きくすることで、最下層の回路モジュール２０の電極層２３（インターフェース電極層１３）及び最下層でない回路モジュール２０の電極層２３が露出される。例えば、図７に示すように、インターフェースモジュール１０のインターフェース電極層１３が露出するまで、ビアホール３０の下穴が積層方向に大きくされる。また、ビアホール３０の下穴に沿って配置される各回路モジュール２０の電極層２３が露出する径に、ビアホール３０の下穴が大きくされる。具体的には、まず、ビアホール３０の形成位置に径を拡大したフォトレジスト８０が配置される。そして、インターフェースモジュール１０のインターフェース電極層１３の位置までビアホール３０が形成される。このステップによって、ビアホール３０は、最上層から第４層の回路モジュール２０の電極層２３の積層方向の一面と、インターフェースモジュール１０のインターフェース電極層１３の積層方向の一面とが露出する径で形成される。これにより、積層された回路モジュール２０のそれぞれの電極層２３及びインターフェースモジュール１０のインターフェース電極層１３を露出させるように、最上層から最下層に向けて縮径するビアホール３０が形成される。 Next, the step of exposing the electrode layer 23 (interface electrode layer 13) is executed. In the step of exposing the electrode layer 23 (interface electrode layer 13 ), the pilot hole of the via hole 30 is enlarged so that the electrode layer 23 (interface electrode layer 13) of the lowermost circuit module 20 and the non-lowermost circuit module 20 The electrode layer 23 is exposed. For example, as shown in FIG. 7, the prepared hole of the via hole 30 is enlarged in the stacking direction until the interface electrode layer 13 of the interface module 10 is exposed. Further, the prepared hole of the via hole 30 is enlarged to a diameter at which the electrode layer 23 of each circuit module 20 arranged along the prepared hole of the via hole 30 is exposed. Specifically, first, a photoresist 80 having an enlarged diameter is arranged at the position where the via hole 30 is formed. Then, the via hole 30 is formed up to the position of the interface electrode layer 13 of the interface module 10. By this step, the via hole 30 is formed with a diameter such that one surface of the uppermost fourth electrode layer 23 of the circuit module 20 in the stacking direction and one surface of the interface electrode layer 13 of the interface module 10 in the stacking direction are exposed. It As a result, the via hole 30 whose diameter is reduced from the uppermost layer to the lowermost layer is formed so that the respective electrode layers 23 of the laminated circuit module 20 and the interface electrode layer 13 of the interface module 10 are exposed.

　次いで、電極層２３（インターフェース電極層１３）を電気的に接続するステップが実行される。即ち、積層された複数の回路モジュール２０を貫通するビア５０を形成してそれぞれの電極層２３（インターフェース電極層１３）を電気的に接続するステップが実行される。電極層２３（インターフェース電極層１３）を電気的に接続するステップは、酸化膜４０を形成するステップと、ビア５０を形成するステップと、を備える。 Next, the step of electrically connecting the electrode layer 23 (interface electrode layer 13) is executed. That is, the step of forming the vias 50 penetrating the plurality of stacked circuit modules 20 and electrically connecting the respective electrode layers 23 (interface electrode layers 13) is executed. The step of electrically connecting the electrode layer 23 (interface electrode layer 13) includes the step of forming the oxide film 40 and the step of forming the via 50.

　まず、酸化膜４０を形成するステップが実行される。酸化膜４０を形成するステップでは、図８に示すように、酸化膜４０が形成される。具体的には、フォトレジスト８０及びハードマスク７０が除去される。そして、形成されたビアホール３０の位置に酸化膜４０が形成される。その後、インターフェースモジュール１０のインターフェース電極層１３と、回路モジュール２０のそれぞれの電極層２３との積層方向に重なる位置の酸化膜４０が、異方性エッチングにより除去される。これにより、インターフェースモジュール１０のインターフェース電極層１３と、回路モジュール２０のそれぞれの電極層２３とが露出する。 First, the step of forming the oxide film 40 is performed. In the step of forming the oxide film 40, the oxide film 40 is formed as shown in FIG. Specifically, the photoresist 80 and the hard mask 70 are removed. Then, the oxide film 40 is formed at the position of the formed via hole 30. After that, the oxide film 40 at a position where the interface electrode layer 13 of the interface module 10 and each electrode layer 23 of the circuit module 20 overlap in the stacking direction is removed by anisotropic etching. As a result, the interface electrode layer 13 of the interface module 10 and the respective electrode layers 23 of the circuit module 20 are exposed.

　次いで、ビア５０を形成するステップが実行される。ビア５０を形成するステップでは、ビアホール３０に導体を配置することでそれぞれの電極層２３（インターフェース電極層１３）を接続するビア５０を形成する。ビア５０を形成するステップでは、例えば、図９に示すように、ビアホール３０の形成位置にビア５０が形成される。ビア５０は、例えば、メッキ処理により形成される。インターフェースモジュール１０のインターフェース電極層１３と、回路モジュール２０のそれぞれの電極層２３とを電気的に接続する。 Next, the step of forming the via 50 is executed. In the step of forming the vias 50, conductors are arranged in the via holes 30 to form the vias 50 that connect the respective electrode layers 23 (interface electrode layers 13 ). In the step of forming the via 50, the via 50 is formed at the formation position of the via hole 30, as shown in FIG. 9, for example. The via 50 is formed by plating, for example. The interface electrode layer 13 of the interface module 10 and each electrode layer 23 of the circuit module 20 are electrically connected.

　次いで、電極端子６０を形成するステップが実行される。電極端子６０を形成するステップでは、図１に示すように、電極端子６０が形成される。電極端子６０は、例えば、最上層の配線層２２の反対面２２２に沿って板状に形成される。 Next, the step of forming the electrode terminal 60 is executed. In the step of forming the electrode terminal 60, the electrode terminal 60 is formed as shown in FIG. The electrode terminal 60 is formed, for example, in a plate shape along the opposite surface 222 of the uppermost wiring layer 22.

　以上のような第１実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（１）　半導体モジュール１の製造方法は、複数の回路モジュール２０を積層して半導体モジュール１を製造する製造方法であって、基板２１と基板２１の一方の面に隣接する配線層２２とを有する複数の回路モジュール２０を製造するステップであって、複数の回路モジュールのそれぞれについて電極層２３を形成するステップを有するステップと、複数の回路モジュール２０を最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように回路モジュール２０を積層するステップと、最上層から最下層に向けて回路モジュール２０の積層方向に伸び、回路モジュール２０のそれぞれの電極層２３が露出したビアホール３０を形成するステップであって、最上層から最下層に向けて回路モジュール２０の積層方向に伸びるビアホール３０の下穴を形成するステップと、下穴を大きくすることで、最下層の回路モジュール２０の電極層２３及び最下層でない回路モジュール２０の電極層２３を露出させるステップとを有するステップと、ビアホール３０に導体を配置することで、積層された複数の回路モジュール２０を貫通するビア５０を形成してそれぞれの電極層２３を電気的に接続するステップと、を備える。これにより、下層側に向けてビアホール３０の下穴が形成された後に、下穴が大きくされることで、電極層２３が露出される。下層側に比べ、上層側の回路モジュール２０に下穴が先に形成されるが、上層側の電極層２３も下層側の電極層２３も、下穴が大きくされることで露出される。したがって、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。また、複数の回路モジュール２０を製造するステップは、複数の回路モジュール２０のそれぞれについて、配線層２２の面のうち、基板２１と対向する対向面とは逆の反対面からの距離が異なる位置に電極層２３を形成するステップと、最下層から最上層に向けて、電極層２３の距離が小さい順に回路モジュール２０を積層するステップと、を含んでもよい。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることをさらに抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。 The semiconductor module 1 according to the first embodiment as described above has the following effects.
(1) The method of manufacturing the semiconductor module 1 is a method of manufacturing the semiconductor module 1 by stacking a plurality of circuit modules 20, and has a substrate 21 and a wiring layer 22 adjacent to one surface of the substrate 21. A step of manufacturing a plurality of circuit modules 20, which has a step of forming an electrode layer 23 for each of the plurality of circuit modules, and a step of stacking the plurality of circuit modules 20 from the bottom layer to the top layer. Then, the step of stacking the circuit modules 20 so that the wiring layers 22 and the substrates 21 are alternately arranged from the lowermost layer to the uppermost layer, and extending in the stacking direction of the circuit module 20 from the uppermost layer to the lowermost layer, Forming a via hole 30 in which the respective electrode layers 23 of the circuit module 20 are exposed, the step of forming a pilot hole of the via hole 30 extending in the stacking direction of the circuit module 20 from the uppermost layer to the lowermost layer; A step of exposing the electrode layer 23 of the lowermost circuit module 20 and the electrode layer 23 of the non-lowermost circuit module 20 by enlarging the hole, and arranging the conductor in the via hole 30 Forming a via 50 penetrating the plurality of circuit modules 20 and electrically connecting the respective electrode layers 23. Thereby, after the pilot hole of the via hole 30 is formed toward the lower layer side, the pilot hole is enlarged to expose the electrode layer 23. As compared with the lower layer side, the lower hole is first formed in the circuit module 20 on the upper layer side, but both the electrode layer 23 on the upper layer side and the electrode layer 23 on the lower layer side are exposed by making the lower hole larger. Therefore, exposure of the electrode layer 23 of the circuit module 20 on the upper layer side to etching can be suppressed. In addition, in the step of manufacturing the plurality of circuit modules 20, in each of the plurality of circuit modules 20, the distance from the opposite surface of the surface of the wiring layer 22 opposite to the opposite surface facing the substrate 21 is different. It may include a step of forming the electrode layer 23 and a step of stacking the circuit modules 20 in order from the lowest layer to the uppermost layer in the order of the distance of the electrode layer 23. This can further suppress the exposure of the electrode layer 23 of the circuit module 20 on the upper layer side to etching. Therefore, the quality of the semiconductor module 1 can be improved and the yield can be improved.

（２）　ビアホール３０を形成するステップでは、最上層から最下層に向けて縮径するビアホール３０を形成する。これにより、積層方向に沿って同じ径のビアホール３０を形成する場合に比べ、より容易にビアホール３０を形成することができる。 (2) In the step of forming the via hole 30, the via hole 30 whose diameter is reduced from the uppermost layer to the lowermost layer is formed. As a result, the via hole 30 can be formed more easily than when the via hole 30 having the same diameter is formed along the stacking direction.

（３）　電極層２３を形成するステップでは、積層される回路モジュール２０の積層方向に交差する方向の位置において、ビアホール３０の縮径率に合わせた位置に電極層２３を形成する。これにより、回路モジュール２０のそれぞれの電極層２３の上層側の面を露出させることができるので、電極層２３とビア５０との接触面積を増やすことができる。 (3) In the step of forming the electrode layer 23, the electrode layer 23 is formed at a position corresponding to the diameter reduction ratio of the via hole 30 at a position intersecting the stacking direction of the circuit modules 20 to be stacked. Thereby, the upper surface of each electrode layer 23 of the circuit module 20 can be exposed, so that the contact area between the electrode layer 23 and the via 50 can be increased.

（４）　積層された複数の回路モジュール２０と、積層方向に伸び、複数の回路モジュール２０を電気的に接続するビア５０と、を備える半導体モジュール１であって、回路モジュール２０は、基板２１と、基板２１に一方の面を対向面２２１として対向させて配置される配線層２２と、配線層２２の内部に配置される電極層２３と、を備え、回路モジュール２０は、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように積層され、ビア５０は、最上層から最下層に向けて縮径し、ビア５０を形成するためのビアホール３０の形成の際に積層方向に削られる電極層２３の削られる厚さであって、最も最下層側に配置される電極層２３（インターフェース電極層１３）の削られる厚さに対して、それ以外の電極層２３の削られる厚さが２倍から５倍である。これにより、電極層２３へのダメージを抑制した半導体モジュールを得ることができる。 (4) A semiconductor module 1 including a plurality of stacked circuit modules 20 and a via 50 extending in the stacking direction and electrically connecting the plurality of circuit modules 20. The circuit module 20 includes a substrate 21. The circuit module 20 includes a wiring layer 22 arranged on the substrate 21 with one surface facing the opposite surface 221 and an electrode layer 23 arranged inside the wiring layer 22. The wiring layers 22 and the substrate 21 are alternately arranged toward each other, the diameter of the via 50 is reduced from the uppermost layer to the lowermost layer, and the via 50 is laminated when the via hole 30 for forming the via 50 is formed. The thickness of the electrode layer 23 to be removed in the same direction is the same as the thickness of the electrode layer 23 (interface electrode layer 13) arranged at the lowermost layer side to the thickness of the other electrode layers 23 to be removed. The thickness applied is 2 to 5 times. This makes it possible to obtain a semiconductor module in which damage to the electrode layer 23 is suppressed.

（５）　積層された複数の回路モジュール２０と、積層方向に伸び、複数の回路モジュール２０を電気的に接続するビア５０と、を備える半導体モジュール１であって、回路モジュール２０は、基板２１と、基板２１に一方の面を対向面として対向させて配置される配線層２２と、配線層２２の内部に配置される電極層２３と、を備え、回路モジュール２０は、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層２２の面のうち、基板２１と対向する対向面とは逆の反対面から電極層２３までの距離が小さい順に積層され、ビア５０は、最上層から最下層に向けて縮径する。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。 (5) The semiconductor module 1 includes a plurality of stacked circuit modules 20 and a via 50 extending in the stacking direction and electrically connecting the plurality of circuit modules 20. The circuit module 20 includes a substrate 21. The circuit module 20 is provided with a wiring layer 22 arranged to face the substrate 21 with one surface facing the other side and an electrode layer 23 arranged inside the wiring layer 22. The wiring layers 22 and the substrate 21 are alternately laminated toward each other, and the opposite surface of the surface of the wiring layer 22 from the lowermost layer to the uppermost layer is opposite to the opposite surface facing the substrate 21. To the electrode layer 23 are stacked in ascending order of distance, and the diameter of the via 50 is reduced from the uppermost layer to the lowermost layer. As a result, it is possible to prevent the electrode layer 23 of the circuit module 20 on the upper layer side from being exposed to etching. Therefore, the quality of the semiconductor module 1 can be improved and the yield can be improved.

（６）　電極層２３は、積層される回路モジュール２０の積層方向に交差する方向の位置において、ビア５０の縮径率に合わせた位置に配置される。これにより、回路モジュール２０のそれぞれの電極層２３の上層側の面を露出させることができるので、電極層２３とビア５０との接触面積を増やすことができる。 (6) The electrode layer 23 is arranged at a position corresponding to the diameter reduction ratio of the via 50 at a position intersecting the stacking direction of the circuit modules 20 to be stacked. Thereby, the upper surface of each electrode layer 23 of the circuit module 20 can be exposed, so that the contact area between the electrode layer 23 and the via 50 can be increased.

［第２実施形態］
　次に、本発明の第２実施形態に係る半導体モジュール１及びその製造方法について、図１０及び図１１を参照して説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
　第２実施形態に係る半導体モジュール１及びその製造方法では、図１０及び図１１に示すように、インターフェースモジュール１０がインターフェース基板１１のみで構成される点で第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１及びその製造方法では、回路モジュール２０が、配線層２２を下層側、基板２１を上層側に配置されて積層される点で、第１実施形態と異なる。これに伴い、回路モジュール２０が最下層から最上層に向けて、配線層２２の面のうち、基板２１と対向する対向面から電極層２３までの距離が小さい順に積層される点で、第１実施形態と異なる。そして、回路モジュール２０のそれぞれの間において、電極層２３から下層側の配線層２２の厚さが同じ点で第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１の製造方法では、ハードマスク７０が用いられない点で第１実施形態と異なる。なお、本実施形態では、インターフェース基板１１（１０）に対して、５つの回路モジュール２０が積層される。 [Second Embodiment]
Next, a semiconductor module 1 according to the second embodiment of the present invention and a method for manufacturing the same will be described with reference to FIGS. In the description of the second embodiment, the same constituents will be given the same reference numeral, and the description thereof will be omitted or simplified.
The semiconductor module 1 and the method for manufacturing the same according to the second embodiment are different from the first embodiment in that the interface module 10 is composed of only the interface board 11 as shown in FIGS. 10 and 11. Further, the semiconductor module 1 and the manufacturing method thereof according to the second embodiment are different from the first embodiment in that the circuit module 20 is laminated with the wiring layer 22 arranged on the lower layer side and the substrate 21 arranged on the upper layer side. . Along with this, the circuit module 20 is laminated from the lowermost layer to the uppermost layer in the order of increasing distance from the surface of the wiring layer 22 facing the substrate 21 to the electrode layer 23. Different from the embodiment. Further, between the circuit modules 20, the wiring layer 22 on the lower side from the electrode layer 23 has the same thickness, which is different from the first embodiment. Further, the method of manufacturing the semiconductor module 1 according to the second embodiment is different from the first embodiment in that the hard mask 70 is not used. In this embodiment, five circuit modules 20 are stacked on the interface board 11 (10).

　以上のような第２実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（７）　複数の回路モジュール２０を積層して半導体モジュール１を製造する製造方法であって、基板２１と基板２１の一方の面に隣接する配線層２２とを有する複数の回路モジュール２０を製造するステップであって、複数の回路モジュールのそれぞれについて電極層２３を形成するステップを有するステップと、複数の回路モジュール２０を最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように回路モジュール２０を積層するステップと、最上層から最下層に向けて回路モジュール２０の積層方向に伸び、回路モジュール２０のそれぞれの電極層２３が露出したビアホール３０を形成するステップであって、最上層から最下層に向けて回路モジュール２０の積層方向に伸びるビアホール３０の下穴を形成するステップと、下穴を大きくすることで、最下層の回路モジュール２０の電極層２３及び最下層でない回路モジュール２０の電極層２３を露出させるステップとを有するステップと、電極層２３を露出するビアホール３０を形成するステップと、ビアホール３０に導体を配置することで、積層された複数の回路モジュール２０を貫通するビア５０を形成してそれぞれの電極層２３を電気的に接続するステップと、を備える。これにより、下層側に向けてビアホール３０の下穴が形成された後に、下穴が大きくされることで、電極層２３が露出される。下層側に比べ、上層側の回路モジュール２０に下穴が先に形成されるが、上層側の電極層２３も下層側の電極層２３も、下穴が大きくされることで露出される。したがって、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。また、複数の回路モジュール２０を製造するステップは、複数の回路モジュール２０のそれぞれについて、配線層２２の面のうち、基板２１と対向する対向面からの距離が異なる位置に電極層２３を形成するステップと、最下層から最上層に向けて、電極層２３の距離が小さい順に回路モジュール２０を積層するステップと、を含んでもよい。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることをさらに抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。 The semiconductor module 1 according to the second embodiment as described above has the following effects.
(7) A method of manufacturing a semiconductor module 1 by stacking a plurality of circuit modules 20 and manufacturing a plurality of circuit modules 20 having a substrate 21 and a wiring layer 22 adjacent to one surface of the substrate 21. A step of forming the electrode layer 23 for each of the plurality of circuit modules, and a step of stacking the plurality of circuit modules 20 from the bottom layer to the top layer, the bottom layer to the top layer. Stacking the circuit modules 20 so that the wiring layers 22 and the substrates 21 are alternately arranged toward each other, and extending in the stacking direction of the circuit modules 20 from the uppermost layer to the lowermost layer, and each electrode layer of the circuit modules 20. 23 is a step of forming a via hole 30 with an exposed portion, in which a pilot hole of the via hole 30 extending in the stacking direction of the circuit module 20 from the uppermost layer to the lowermost layer is formed; Exposing the electrode layer 23 of the lower circuit module 20 and the electrode layer 23 of the non-lowermost circuit module 20, forming a via hole 30 exposing the electrode layer 23, and arranging a conductor in the via hole 30. By doing so, a step of forming a via 50 penetrating the plurality of stacked circuit modules 20 and electrically connecting the respective electrode layers 23 is provided. Thereby, after the pilot hole of the via hole 30 is formed toward the lower layer side, the pilot hole is enlarged to expose the electrode layer 23. As compared with the lower layer side, the lower hole is first formed in the circuit module 20 on the upper layer side, but both the electrode layer 23 on the upper layer side and the electrode layer 23 on the lower layer side are exposed by making the lower hole larger. Therefore, exposure of the electrode layer 23 of the circuit module 20 on the upper layer side to etching can be suppressed. In the step of manufacturing the plurality of circuit modules 20, the electrode layers 23 are formed on the surfaces of the wiring layer 22 at different distances from the facing surface facing the substrate 21 for each of the plurality of circuit modules 20. It may include a step and a step of stacking the circuit modules 20 from the bottom layer to the top layer in the ascending order of the distance of the electrode layer 23. Thereby, it is possible to further suppress the exposure of the electrode layer 23 of the circuit module 20 on the upper layer side to the etching. Therefore, the quality of the semiconductor module 1 can be improved and the yield can be improved.

（８）　積層された複数の回路モジュール２０と、積層方向に伸び、複数の回路モジュール２０を電気的に接続するビア５０と、を備える半導体モジュール１であって、回路モジュール２０は、基板２１と、基板２１に一方の面を対向面として対向させて配置される配線層２２と、配線層２２の内部に配置される電極層２３と、を備え、回路モジュール２０は、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層２２の面のうち、基板２１と対向する対向面から電極層２３までの距離が小さい順に積層され、ビア５０は、最上層から最下層に向けて縮径する。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。 (8) The semiconductor module 1 includes a plurality of stacked circuit modules 20 and a via 50 that extends in the stacking direction and electrically connects the plurality of circuit modules 20, and the circuit module 20 includes a substrate 21. The circuit module 20 is provided with a wiring layer 22 arranged to face the substrate 21 with one surface facing the other side and an electrode layer 23 arranged inside the wiring layer 22. The wiring layers 22 and the substrate 21 are laminated so as to be alternately arranged toward each other, and from the lowermost layer to the uppermost layer, the surface of the wiring layer 22 from the facing surface facing the substrate 21 to the electrode layer 23. The vias 50 are stacked in order of increasing distance, and the diameter of the via 50 is reduced from the uppermost layer to the lowermost layer. As a result, it is possible to prevent the electrode layer 23 of the circuit module 20 on the upper layer side from being exposed to etching. Therefore, the quality of the semiconductor module 1 can be improved and the yield can be improved.

［第３実施形態］
　次に、本発明の第３実施形態に係る半導体モジュール１及びその製造方法について、図１２から図１５を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
　第３実施形態に係る半導体モジュール１は、電極層２３の形状を改良するものである。第３実施形態に係る半導体モジュール１では、最下層の電極層２３（又はインターフェース電極層１３）が、図１２に示すように、平面視円形又は多角形状に形成される。そして、最下層以外の電極層２３が、図１３及び図１４に示すように、環状に形成される。また、別の例として、最下層以外の電極層２３が、図１５に示すように、突片状に形成される。 [Third Embodiment]
Next, a semiconductor module 1 according to the third embodiment of the present invention and a method of manufacturing the same will be described with reference to FIGS. 12 to 15. In the description of the third embodiment, the same constituents will be given the same reference numeral, and the description thereof will be omitted or simplified.
The semiconductor module 1 according to the third embodiment improves the shape of the electrode layer 23. In the semiconductor module 1 according to the third embodiment, the lowermost electrode layer 23 (or the interface electrode layer 13) is formed in a circular shape or a polygonal shape in plan view as shown in FIG. Then, the electrode layers 23 other than the lowermost layer are formed in an annular shape as shown in FIGS. 13 and 14. Further, as another example, the electrode layer 23 other than the lowermost layer is formed in a protruding piece shape as shown in FIG.

　以上のような第３実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（９）　電極層２３は、平面視環状又は突片状に形成される。これにより、ビアホール３０の位置がずれた場合であっても、ビアホール３０に電極層２３を露出することができる。また、図１４と図１５の形状ではビアホール３０及びビア５０は電極層２３の一部分（例えば図１４では環の上辺、図１５では突片の下の部分）にのみ接続させる。この結果、電極２３の占める面積が削減され、電極層２３とビア５０を多数配置する場合の配置密度を高くすることができるため、半導体モジュール１の面積を削減できる。 The semiconductor module 1 according to the third embodiment as described above has the following effects.
(9) The electrode layer 23 is formed in an annular shape or a protruding piece shape in plan view. Accordingly, even if the position of the via hole 30 is displaced, the electrode layer 23 can be exposed in the via hole 30. Further, in the shapes of FIGS. 14 and 15, the via hole 30 and the via 50 are connected only to a part of the electrode layer 23 (for example, the upper side of the ring in FIG. 14 and the lower part of the protrusion in FIG. 15). As a result, the area occupied by the electrodes 23 is reduced, and the arrangement density when a large number of the electrode layers 23 and the vias 50 are arranged can be increased, so that the area of the semiconductor module 1 can be reduced.

　以上、本発明の半導体モジュール及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。 The preferred embodiments of the semiconductor module and the method for manufacturing the same according to the present invention have been described above, but the present invention is not limited to the above-described embodiments and can be appropriately modified.

　例えば、上記実施形態において、複数の回路モジュール２０のそれぞれについて、基板２１と対向する対向面２２１からの距離、又は、対向面２２１とは逆の反対面２２２からの距離が異なる位置に電極層２３が形成されたが、これに制限されない。例えば、エッチングによる電極層２３へのダメージを抑制することが可能であれば、他の手法を用いることも可能である。例えば、一部の電極層２３の形成位置について、基板２１と対向する対向面２２１からの距離、又は、対向面２２１とは逆の反対面２２２からの距離を同じ又は略同じとしてもよい。そして、積層方向に交差する方向における電極層２３の形成位置が、それぞれの回路モジュール２０において予想されるエッチング量に応じて、調整されてもよい。 For example, in the above-described embodiment, the electrode layers 23 are arranged at different positions in the plurality of circuit modules 20 from the facing surface 221 facing the substrate 21 or from the facing surface 222 opposite to the facing surface 221. Formed, but is not limited thereto. For example, if it is possible to suppress damage to the electrode layer 23 due to etching, another method can be used. For example, regarding the formation positions of some of the electrode layers 23, the distance from the facing surface 221 facing the substrate 21 or the distance from the opposite surface 222 opposite to the facing surface 221 may be the same or substantially the same. Then, the formation position of the electrode layer 23 in the direction intersecting the stacking direction may be adjusted according to the etching amount expected in each circuit module 20.

　また、上記実施形態において、ビアホール３０の下穴を形成するステップにおいて、すべての電極層２３が露出しないことが好ましいが、これに制限されない。ビアホール３０の下穴を形成するステップにおいて、一部の電極層２３が露出してもよい。即ち、露出させるステップにおいて、最下層の電極層２３及び少なくとも一つの最下層でない電極層２３が露出すればよい。
　また、ビアホール３０の下穴を形成するステップにおいて、例えば、すべての電極層２３の積層方向に交差する面の一領域が露出してもよい。即ち、露出させるステップにおいて、最下層の電極層２３及び少なくとも一つの最下層でない電極層２３における一部領域以外の領域が露出すればよい。
　電極層２３がマスク層として用いられることで発生する電極層２３へのダメージよりも軽減できれば、上記実施形態の構成及び作用効果は達成される。 In addition, in the above-described embodiment, it is preferable that all the electrode layers 23 are not exposed in the step of forming the prepared hole of the via hole 30, but the embodiment is not limited thereto. In the step of forming the pilot hole of the via hole 30, a part of the electrode layer 23 may be exposed. That is, in the exposing step, the lowermost electrode layer 23 and at least one non-lowermost electrode layer 23 may be exposed.
In addition, in the step of forming the pilot hole of the via hole 30, for example, one region of a surface intersecting with the stacking direction of all the electrode layers 23 may be exposed. That is, in the exposing step, a region other than a partial region of the lowermost electrode layer 23 and at least one non-lowermost electrode layer 23 may be exposed.
If the damage to the electrode layer 23 that occurs when the electrode layer 23 is used as the mask layer can be reduced, the configurations and the effects of the above-described embodiment can be achieved.

　例えば、上記実施形態において、電極層２３は、最下層から１つ前の回路モジュール２０にビアホール３０を形成する時点で、積層方向に交差する方向の端面を露出するように配置された。これに対し、電極層２３は、最下層の回路モジュール２０にビアホール３０を形成する時点で、積層方向に交差する方向の端面を露出するように配置されてもよい。これにより、電極層２３の積層方向に交差する方向においても、電極層２３がエッチングに曝されることを抑制することができる。 For example, in the above embodiment, the electrode layer 23 is arranged so as to expose the end face in the direction intersecting the stacking direction at the time of forming the via hole 30 in the circuit module 20 immediately before the lowermost layer. On the other hand, the electrode layer 23 may be arranged so as to expose the end face in the direction intersecting the stacking direction at the time of forming the via hole 30 in the lowermost circuit module 20. This can prevent the electrode layer 23 from being exposed to etching even in a direction intersecting the stacking direction of the electrode layers 23.

　また、上記実施形態において、１つのビアホール３０が形成される例で説明されたが、これに制限されない。例えば、複数の位置でビアホール３０が同時に形成されるようにしてもよい。 Also, in the above embodiment, an example in which one via hole 30 is formed has been described, but the present invention is not limited to this. For example, the via holes 30 may be simultaneously formed at a plurality of positions.

　１　半導体モジュール
　１０　インターフェースモジュール
　２０　回路モジュール
　１１、２１　基板
　１２、２２　配線層
　１３、２３　電極層
　３０　ビアホール
　５０　ビア
　１２１、２２１　対向面
　１２２、２２２　反対面 1 Semiconductor Module 10 Interface Module 20 Circuit Module 11, 21 Substrate 12, 22 Wiring Layer 13, 23 Electrode Layer 30 Via Hole 50 Via 121, 221 Opposing Surface 122, 222 Opposing Surface

1. 　複数の回路モジュールを積層して半導体モジュールを製造する製造方法であって、
   　基板と前記基板の一方の面に隣接する配線層とを有する複数の前記回路モジュールを製造するステップであって、複数の前記回路モジュールのそれぞれについて電極層を形成するステップを有するステップと、
   　複数の前記回路モジュールを最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように回路モジュールを積層するステップと、
   　最上層から最下層に向けて前記回路モジュールの積層方向に伸び、前記回路モジュールのそれぞれの前記電極層が露出したビアホールを形成するステップであって、最上層から最下層に向けて前記回路モジュールの積層方向に伸びるビアホールの下穴を形成するステップと、前記下穴を大きくすることで、前記最下層の前記回路モジュールの前記電極層及び前記最下層でない前記回路モジュールの前記電極層を露出させるステップとを有するステップと、
   　前記ビアホールに導体を配置することで、積層された複数の前記回路モジュールを貫通するビアを形成してそれぞれの前記電極層を電気的に接続するステップと、
   を備える半導体モジュールの製造方法。 A manufacturing method for manufacturing a semiconductor module by stacking a plurality of circuit modules,
   A step of manufacturing a plurality of the circuit modules having a substrate and a wiring layer adjacent to one surface of the substrate, the step of forming an electrode layer for each of the plurality of the circuit modules,
   A step of stacking the plurality of circuit modules from the lowermost layer to the uppermost layer, and stacking the circuit modules so that the wiring layers and the substrate are alternately arranged from the lowermost layer to the uppermost layer,
   A step of forming a via hole in which the electrode layers of the circuit module are exposed, extending in the stacking direction of the circuit module from the uppermost layer to the lowermost layer, wherein the circuit module of the circuit module is extended from the uppermost layer to the lowermost layer. Forming a pilot hole of a via hole extending in the stacking direction, and enlarging the pilot hole to expose the electrode layer of the circuit module of the bottom layer and the electrode layer of the circuit module that is not the bottom layer A step having and
   Placing a conductor in the via hole to form a via penetrating the plurality of stacked circuit modules to electrically connect the respective electrode layers,
   A method for manufacturing a semiconductor module, comprising:

2. 　複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面とは逆の反対面からの距離が異なる位置に電極層を形成するステップを有するステップと、複数の前記回路モジュールを最下層から最上層に向けて積層するステップが、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップをと、含む請求項１に記載の半導体モジュールの製造方法。 For each of the plurality of circuit modules, a step of forming an electrode layer at a position different in distance from an opposite surface opposite to a facing surface facing the substrate on the surface of the wiring layer; 2. The semiconductor according to claim 1, wherein the step of stacking the modules from the lowermost layer to the uppermost layer includes the step of stacking the circuit modules from the lowermost layer to the uppermost layer in ascending order of the distance of the electrode layers. Module manufacturing method.

3. 　複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面からの距離が異なる位置に電極層を形成するステップを有するステップと、複数の前記回路モジュールを最下層から最上層に向けて積層するステップが、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップと、を含む請求項１に記載の半導体モジュールの製造方法。 For each of the plurality of circuit modules, a step of forming an electrode layer at a position on the surface of the wiring layer at a different distance from the facing surface facing the substrate, and a plurality of the circuit modules from the bottom layer to the bottom layer. The method of manufacturing a semiconductor module according to claim 1, wherein the step of stacking toward the upper layer includes the step of stacking the circuit modules from the lowermost layer toward the uppermost layer in ascending order of the distance of the electrode layers.

4. 　前記ビアホールを形成するステップでは、最上層から最下層に向けて縮径する前記ビアホールが形成される請求項１から３のいずれかに記載の半導体モジュールの製造方法。 The method of manufacturing a semiconductor module according to claim 1, wherein in the step of forming the via hole, the via hole whose diameter is reduced from the uppermost layer to the lowermost layer is formed.

5. 　前記電極層を形成するステップでは、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアホールの縮径率に合わせた位置に前記電極層が形成される請求項４に記載の半導体モジュールの製造方法。 The step of forming the electrode layer, according to claim 4, wherein the electrode layer is formed at a position corresponding to a diameter reduction rate of the via hole at a position intersecting a stacking direction of the circuit modules to be stacked. Manufacturing method of semiconductor module.

6. 　積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、
   　前記回路モジュールは、
   　基板と、
   　前記基板に一方の面を対向面として対向させて配置される配線層と、
   　前記配線層の内部に配置される電極層と、
   を備え、
   　前記回路モジュールは、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように積層され、
   　前記ビアは、最上層から最下層に向けて縮径し、
   　前記ビアを形成するためのビアホールの形成の際に積層方向に削られる前記電極層の削られる厚さであって、最も最下層側に配置される前記電極層の削られる厚さに対して、それ以外の前記電極層の削られる厚さが２倍から５倍である半導体モジュール。 A semiconductor module comprising a plurality of stacked circuit modules, and a via extending in the stacking direction and electrically connecting the plurality of circuit modules,
   The circuit module is
   Board,
   A wiring layer arranged so that one surface of the substrate is opposed to the other surface,
   An electrode layer disposed inside the wiring layer,
   Equipped with
   The circuit module is laminated so that the wiring layers and the substrate are alternately arranged from the lowermost layer to the uppermost layer,
   The via is reduced in diameter from the top layer to the bottom layer,
   The scraped thickness of the electrode layer that is cut in the stacking direction when forming the via hole for forming the via, with respect to the scraped thickness of the electrode layer that is arranged on the bottommost layer side, A semiconductor module in which the thickness of the other electrode layers to be shaved is 2 to 5 times.

7. 　積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、
   　前記回路モジュールは、
   　基板と、
   　前記基板に一方の面を対向面として対向させて配置される配線層と、
   　前記配線層の内部に配置される電極層と、
   を備え、
   　前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面とは逆の反対面から前記電極層までの距離が小さい順に積層され、
   　前記ビアは、最上層から最下層に向けて縮径する半導体モジュール。 A semiconductor module comprising a plurality of stacked circuit modules, and a via extending in the stacking direction and electrically connecting the plurality of circuit modules,
   The circuit module is
   Board,
   A wiring layer arranged so that one surface of the substrate is opposed to the other surface,
   An electrode layer disposed inside the wiring layer,
   Equipped with
   The circuit module is laminated such that the wiring layers and the substrate are alternately arranged from the lowermost layer to the uppermost layer, and the circuit module faces the substrate on the wiring layer surface from the lowermost layer to the uppermost layer. Layers are stacked in order of increasing distance from the opposite surface to the electrode layer,
   The via is a semiconductor module whose diameter decreases from the uppermost layer to the lowermost layer.

8. 　積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、
   　前記回路モジュールは、
   　基板と、
   　前記基板に一方の面を対向面として対向させて配置される配線層と、
   　前記配線層の内部に配置される電極層と、
   を備え、
   　前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面から前記電極層までの距離が小さい順に積層され、
   　前記ビアは、最上層から最下層に向けて縮径する半導体モジュール。 A semiconductor module comprising a plurality of stacked circuit modules, and a via extending in the stacking direction and electrically connecting the plurality of circuit modules,
   The circuit module is
   Board,
   A wiring layer arranged so that one surface of the substrate is opposed to the other surface,
   An electrode layer disposed inside the wiring layer,
   Equipped with
   The circuit module is laminated such that the wiring layers and the substrate are alternately arranged from the lowermost layer to the uppermost layer, and the circuit module faces the substrate on the wiring layer surface from the lowermost layer to the uppermost layer. Layers are stacked in order of increasing distance from the surface to the electrode layer,
   The via is a semiconductor module whose diameter decreases from the uppermost layer to the lowermost layer.

9. 　前記電極層は、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアの縮径率に合わせた位置に配置される請求項７又は８に記載の半導体モジュール。 The semiconductor module according to claim 7 or 8, wherein the electrode layer is arranged at a position corresponding to a diameter reduction ratio of the via at a position in a direction intersecting a stacking direction of the circuit modules to be stacked.

10. 　前記電極層は、平面視環状又は突片状に形成される請求項７から９のいずれかに記載の半導体モジュール。 The semiconductor module according to any one of claims 7 to 9, wherein the electrode layer is formed in an annular shape or a protruding piece shape in a plan view.